:針對現(xiàn)場可編程門陣列(FPGA)芯片的特點,研究FPGA中雙向端口I/O的設(shè)計,同時給出仿真初始化雙向端口I/O的方法。采用這種雙向端口的設(shè)計方法,選用Xilinx的Spartan2E芯片設(shè)計一個多通道圖像信號處理系統(tǒng)。
上傳時間： 2013-08-17
上傳用戶：xiaoyunyun
一種基于CPLD和PC I總線的視頻采集卡的設(shè)計方案
標(biāo)簽： CPLD 總線 卡的設(shè)計 視頻采集
上傳時間： 2013-08-24
上傳用戶：123啊
電位計訊號轉(zhuǎn)換器 AT-PM1-P1-DN-ADL 1．產(chǎn)品說明 AT系列轉(zhuǎn)換器/分配器主要設(shè)計使用于一般訊號迴路中之轉(zhuǎn)換與隔離；如 4~20mA、0~10V、熱電偶(Type K, J, E, T)、熱電阻(Rtd-Pt100Ω)、荷重元、電位計(三線式)、電阻(二線式)及交流電壓/電流等訊號，機種齊全。 此款薄型設(shè)計的轉(zhuǎn)換器/分配器，除了能提供兩組訊號輸出（輸出間隔離）或24V激發(fā)電源供傳送器使用外，切換式電源亦提供了安裝的便利性。上方并設(shè)計了電源、輸入及輸出指示燈及可插拔式接線端子方便現(xiàn)場施工及工作狀態(tài)檢視。 2.產(chǎn)品特點 可選擇帶指撥開關(guān)切換，六種常規(guī)輸出信號0-5V/0~10V/1~5V/2~10V/4~20mA/ 0~20mA 可自行切換。 雙回路輸出完全隔離，可選擇不同信號。 設(shè)計了電源、輸入及輸出LED指示燈，方便現(xiàn)場工作狀態(tài)檢視。 規(guī)格選擇表中可指定選購0.1%精度 17.55mm薄型35mm導(dǎo)軌安裝。 依據(jù)CE國際標(biāo)準(zhǔn)規(guī)范設(shè)計。 3.技術(shù)規(guī)格 用途：信號轉(zhuǎn)換及隔離 過載輸入能力：電流：10×額定10秒 第二組輸出：可選擇 輸入范圍：P1：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ P2：0 Ω ~ 2.0 KΩ / ~ 100.0 KΩ 精確度: ≦±0.2% of F.S. ≦±0.1% of F.S. 偵測電壓：1.6V 輸入耗損: 交流電流:≤ 0.1VA; 交流電壓:≤ 0.15VA 反應(yīng)時間: ≤ 250msec (10%~90% of FS) 輸出波紋: ≤ ±0.1% of F.S. 滿量程校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整 零點校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整 隔離:AC 2.0 KV 輸出1與輸出2之間 隔離抗阻：DC 500V 100MΩ 工作電源: AC 85~265V/DC 100~300V, 50/60Hz 或 AC/DC 20~56V (選購規(guī)格) 消耗功率: DC 4W, AC 6.0VA 工作溫度: 0~60 ºC 工作濕度: 20~95% RH, 無結(jié)露 溫度系數(shù): ≤ 100PPM/ ºC (0~50 ºC) 儲存溫度: -10~70 ºC 保護等級: IP 42 振動測試: 1~800 Hz, 3.175 g2/Hz 外觀尺寸: 94.0mm x 94.0mm x 17.5mm 外殼材質(zhì): ABS防火材料，UL94V0 安裝軌道: 35mm DIN導(dǎo)軌 (EN50022) 重量: 250g 安全規(guī)范(LVD): IEC 61010 (Installation category 3) EMC: EN 55011:2002; EN 61326:2003 EMI: EN 55011:2002; EN 61326:2003 常用規(guī)格：AT-PM1-P1-DN-ADL 電位計訊號轉(zhuǎn)換器，一組輸出，輸入范圍：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ，輸出一組輸出4-20mA，工作電源AC/DC20-56V
標(biāo)簽： 電位計 訊號 轉(zhuǎn)換器
上傳時間： 2013-11-05
上傳用戶：feitian920
基于0．25gm PHEMT工藝，給出了兩個高增益K 波段低噪聲放大器．放大器設(shè)計中采用了三級級聯(lián)增加?xùn)艑挼碾娐方Y(jié)構(gòu)，通過前級源極反饋電感的恰當(dāng)選取獲得較高的增益和較低的噪聲；采用直流偏置上加阻容網(wǎng)絡(luò)，用來消除低頻增益和振蕩；三級電路通過電阻共用一組正負(fù)電源，使用方便，且電路性能較好，輸入輸出駐波比小于2．0；功率增益達(dá)24dB；噪聲系數(shù)小于3．5dB．兩個放大器都有較高的動態(tài)范圍和較小的面積，放大器ldB壓縮點輸出功率大于15dBm；芯片尺寸為1mm×2mm×0．1mm．該放大器可以應(yīng)用在24GHz汽車?yán)走_(dá)前端和26．5GHz本地多點通信系統(tǒng)中．
上傳時間： 2014-12-23
上傳用戶：masochism
Recent advances in low voltage silicon germaniumand BiCMOS processes have allowed the design andproduction of very high speed amplifi ers. Because theprocesses are low voltage, most of the amplifi er designshave incorporated differential inputs and outputs to regainand maximize total output signal swing. Since many lowvoltageapplications are single-ended, the questions arise,“How can I use a differential I/O amplifi er in a single-endedapplication?” and “What are the implications of suchuse?” This Design Note addresses some of the practicalimplications and demonstrates specifi c single-endedapplications using the 3GHz gain-bandwidth LTC6406differential I/O amplifi er.
標(biāo)簽： 單端應(yīng)用 差分 放大器
上傳時間： 2013-11-23
上傳用戶：rocketrevenge
觸發(fā)器是時序邏輯電路的基本構(gòu)成單元，按功能不同可分為 RS 觸發(fā)器、 JK 觸發(fā)器、 D 觸發(fā)器及 T 觸發(fā)器四種，其功能的描述可以使用功能真值表、激勵表、狀態(tài)圖及特性方程。只要增加門電路便可以實現(xiàn)不同功能觸發(fā)器的相互轉(zhuǎn)換，例如要將 D 觸發(fā)器轉(zhuǎn)換為 JK 觸發(fā)器，轉(zhuǎn)換的關(guān)鍵是推導(dǎo)出 D 觸發(fā)器的輸入端 D 與 JK 觸發(fā)器的輸入端J 、 K 及狀態(tài)輸出端 Qn 的邏輯表達(dá)式，然后用門電路去實現(xiàn)該邏輯表達(dá)式。具體的設(shè)計方法有公式法和圖表法兩種。
上傳時間： 2014-12-23
上傳用戶：lbbyxmoran
摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達(dá)到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達(dá)到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術(shù)在實際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應(yīng)用的實例加以說明。2 應(yīng)用實例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達(dá)到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認(rèn)為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達(dá)到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運用時鐘分相技術(shù), 可以有效地用低頻時鐘實現(xiàn)相當(dāng)于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標(biāo)簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
上傳用戶：xg262122
PCB線寬和電流關(guān)系公式 先計算Track的截面積，大部分PCB的銅箔厚度為35um（即 1oz）它乘上線寬就是截面積，注意換算成平方毫米。 有一個電流密度經(jīng)驗值，為15~25安培/平方毫米。把它稱上截面積就得到通流容量。 I=KT（0.44）A（0.75）， 括號里面是指數(shù)， K為修正系數(shù)，一般覆銅線在內(nèi)層時取0.024，在外層時取0.048 T為最大溫升，單位為攝氏度（銅的熔點是1060℃） A為覆銅截面積，單位為square mil. I為容許的最大電流，單位為安培。 一般 10mil=0.010inch=0.254mm 1A ， 250mil=6.35mm 8.3A ？倍數(shù)關(guān)系，與公式不符 ？
上傳時間： 2013-10-11
上傳用戶：ls530720646
抑制△I 噪聲一般需要從多方面著手, 但通過PCB 設(shè)計抑制△I 噪聲是有效的措施之一。如何通過PCB 設(shè)計抑制△I 噪聲是一個亟待深入研究的問題。在對△I 噪聲的產(chǎn)生、特點、主要危害等研究的基礎(chǔ)上, 討論了輻射干擾機理, 重點結(jié)合PCB 和EMC 研究的新進展, 研究了抑制△I 噪聲的PCB 設(shè)計方法。對通過PCB 設(shè)計抑制△I 噪聲的研究與應(yīng)用具有指導(dǎo)作用。
上傳時間： 2014-12-24
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當(dāng)你認(rèn)為你已經(jīng)掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊告訴你去設(shè)計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設(shè)計規(guī)則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據(jù)歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當(dāng)我們將線2 向線1 靠近時，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點的電壓，還是根據(jù)歐姆定律，
標(biāo)簽： 差分阻抗
上傳時間： 2013-10-20
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