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開關(guān)(guān)電源市場(chǎng)

FPGA實(shí)現(xiàn)頻率合成的技術(shù)，含軟硬件設(shè)計(jì)

盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個(gè)世紀(jì)的發(fā)展史，但直到今天，人們對(duì)\\r\\n它的研究仍然在繼續(xù)。現(xiàn)在，我們可以開發(fā)出輸出頻率高達(dá)IG的DDS系統(tǒng)，\\r\\n武漢理工大學(xué)碩士學(xué)位論文\\r\\n已能滿足絕大多數(shù)頻率源的要求，集成DDS產(chǎn)品的信噪比也可達(dá)到75dB以上，\\r\\n已達(dá)到鎖相頻率合成的一般水平。電子技術(shù)的發(fā)展己進(jìn)入數(shù)字時(shí)代，模擬信號(hào)\\r\\n數(shù)字化的方法也是目前一個(gè)熱門研究課題，高速AD、DA器件在通信、廣播電\\r\\n視等領(lǐng)域的應(yīng)用越來越廣泛。本次設(shè)計(jì)完成了軟件仿真和硬件實(shí)現(xiàn)，對(duì)設(shè)計(jì)原

標(biāo)簽： FPGA 頻率合成軟硬件設(shè)計(jì)

上傳時(shí)間： 2013-08-21

上傳用戶：asdkin
通過fpga產(chǎn)生時(shí)鐘的VHDL源碼

通過fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過

標(biāo)簽： fpga VHDL 時(shí)鐘源碼

上傳時(shí)間： 2013-08-24

上傳用戶：wtrl
ACTEL A3P StartKit FPGA開發(fā)全套文擋（含測(cè)試源碼）

ACTEL A3P StartKit FPGA開發(fā)全套文擋（含測(cè)試源碼）

標(biāo)簽： StartKit ACTEL FPGA A3P

上傳時(shí)間： 2013-08-28

上傳用戶：litianchu
FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航光盤內(nèi)附源碼

FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航光盤內(nèi)附源碼

標(biāo)簽： FPGA 數(shù)字電子開發(fā)實(shí)例導(dǎo)航

上傳時(shí)間： 2013-08-28

上傳用戶：r5100
基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì)

基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì) 通信中的DDS技術(shù)應(yīng)用

標(biāo)簽： FPGA DDS MSK 數(shù)字調(diào)制

上傳時(shí)間： 2013-08-29

上傳用戶：r5100
使8051能訪問整個(gè)128KB的RAM空間和128KB的FlashRom空間,在CPLD內(nèi)建兩個(gè)寄存器\r\n

8051工作于11.0592MHZ,RAM擴(kuò)展為128KB的628128,FlashRom擴(kuò)展為128KB的AT29C010A\r\n 128KB的RAM分成4個(gè)區(qū)(Bank) 地址分配為0x0000-0x7FFF\r\n 128KB的FlashRom分成8個(gè)區(qū)(Bank) 地址分配為0x8000-0xBFFF\r\n 為了使8051能訪問整個(gè)128KB的RAM空間和128KB的FlashRom空間,在CPLD內(nèi)建兩個(gè)寄存器\r\n RamBankReg和FlashRomBankReg用于存放高位地址

標(biāo)簽： 128 FlashRom 8051 KB

上傳時(shí)間： 2013-08-30

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采用FPGA模擬高動(dòng)態(tài)GPS信號(hào)源中的C／A碼產(chǎn)生器

本文：采用了FPGA方法來模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實(shí)現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進(jìn)行仿真和綜合。

標(biāo)簽： FPGA GPS 模擬動(dòng)態(tài)

上傳時(shí)間： 2013-08-31

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fpga實(shí)現(xiàn)CAN總線控制器源碼(含詳細(xì)說明)

fpga實(shí)現(xiàn)ＣＡＮ總線控制器源碼,每個(gè)項(xiàng)目都有說明文件，介紹使用方法。

標(biāo)簽： fpga CAN 總線控制器源碼

上傳時(shí)間： 2013-08-31

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自己現(xiàn)在用的CPLD下載線原理圖用74HC244芯片\r\n

自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式

標(biāo)簽： CPLD 244 74 HC

上傳時(shí)間： 2013-08-31

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實(shí)現(xiàn)音樂播放的FPGA的實(shí)驗(yàn)源碼（Verilog語言）

這是一個(gè)FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對(duì)一段音樂的播放。用Verilog語言編寫的，對(duì)初學(xué)者會(huì)有一定的幫助。

標(biāo)簽： Verilog FPGA 音樂播放實(shí)驗(yàn)

上傳時(shí)間： 2013-09-01

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