FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對(duì)CPU設(shè)計(jì)非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳時(shí)間： 2013-08-21
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通過(guò)fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過(guò)
標(biāo)簽： fpga VHDL 時(shí)鐘 源碼
上傳時(shí)間： 2013-08-24
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ACTEL A3P StartKit FPGA開(kāi)發(fā)全套文擋（含測(cè)試源碼）
標(biāo)簽： StartKit ACTEL FPGA A3P
上傳時(shí)間： 2013-08-28
上傳用戶：litianchu
FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)實(shí)例導(dǎo)航光盤(pán)內(nèi)附源碼
標(biāo)簽： FPGA 數(shù)字電子 開(kāi)發(fā)實(shí)例 導(dǎo)航
上傳用戶：r5100
基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì) 通信中的DDS技術(shù)應(yīng)用
標(biāo)簽： FPGA DDS MSK 數(shù)字調(diào)制
上傳時(shí)間： 2013-08-29
本文：采用了FPGA方法來(lái)模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過(guò)硬件描述語(yǔ)言VERILOG在ISE中實(shí)現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進(jìn)行仿真和綜合。
標(biāo)簽： FPGA GPS 模擬 動(dòng)態(tài)
上傳時(shí)間： 2013-08-31
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fpga實(shí)現(xiàn)ＣＡＮ總線控制器源碼,每個(gè)項(xiàng)目都有說(shuō)明文件，介紹使用方法。
標(biāo)簽： fpga CAN 總線控制器 源碼
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這是一個(gè)FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對(duì)一段音樂(lè)的播放。用Verilog語(yǔ)言編寫(xiě)的，對(duì)初學(xué)者會(huì)有一定的幫助。
標(biāo)簽： Verilog FPGA 音樂(lè)播放 實(shí)驗(yàn)
上傳時(shí)間： 2013-09-01
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文件中包含有用fpga實(shí)現(xiàn)isp接口的源碼，以及和處理器接口，測(cè)試時(shí)處理器是ARM7。
標(biāo)簽： fpga isp 接口 源碼
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關(guān)于FPGA的BGA封裝的PCB布線知識(shí)，對(duì)BGA封裝的PCB布線有較大幫助
標(biāo)簽： FPGA BGA PCB 封裝
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