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阻抗法

  • PCB的阻抗測量

    pcb阻抗

    標簽: PCB 阻抗測量

    上傳時間: 2013-11-10

    上傳用戶:thuyenvinh

  • Polar阻抗計算軟件

    阻抗減少軟件

    標簽: Polar 阻抗計算 軟件

    上傳時間: 2013-10-12

    上傳用戶:daguogai

  • PCB板設計中的接地方法與技巧

    “地”通常被定義為一個等位點,用來作為兩個或更多系統的參考電平。信號地的較好定義是一個低阻抗的路徑,信號電流經此路徑返回其源。我們主要關心的是電流,而不是電壓。在電路中具有有限阻抗的兩點之間存在電壓差,電流就產生了。在接地結構中的電流路徑決定了電路之間的電磁耦合。因為閉環回路的存在,電流在閉環中流動,所以產生了磁場。閉環區域的大小決定著磁場的輻射頻率,電流的大小決定著噪聲的幅度。在實施接地方法時存在兩類基本方法:單點接地技術和多點接地技術。在每套方案中,又可能采用混合式的方法。針對某一個特殊的應用,如何選擇最好的信號接地方法取決于設計方案。只要設計者依據電流流量和返回路徑的概念,就可以以同時采用幾種不同的方法綜合加以考慮

    標簽: PCB 法與技巧

    上傳時間: 2013-11-15

    上傳用戶:498732662

  • 差分阻抗

    當你認為你已經掌握了PCB 走線的特征阻抗Z0,緊接著一份數據手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是,它說:“……因為兩根走線之間的耦合可以降低有效阻抗,使用50Ω的設計規則來得到一個大約80Ω的差分阻抗!”這的確讓人感到困惑!這篇文章向你展示什么是差分阻抗。除此之外,還討論了為什么是這樣,并且向你展示如何正確地計算它。 單線:圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0,其上流經的電流為i。沿線任意一點的電壓為V=Z0*i( 根據歐姆定律)。一般情況,線對:圖1(b)演示了一對走線。線1 具有特征阻抗Z11,與上文中Z0 一致,電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時,線2 上的電流開始以比例常數k 耦合到線1 上。類似地,線1 的電流i1 開始以同樣的比例常數耦合到線2 上。每根走線上任意一點的電壓,還是根據歐姆定律,

    標簽: 差分阻抗

    上傳時間: 2013-10-20

    上傳用戶:lwwhust

  • Hyperlynx仿真應用:阻抗匹配

    Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例,簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計),其中DRAM作為DSP的擴展Memory(64位寬度,低8bit還經過3245接到FLASH和其它芯片),DRAM時鐘頻率133M。因為頻率較高,設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面,我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面,我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志,出現未知管腳,然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣,一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出,3245高阻,DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線,增添傳輸線,然后右鍵編輯屬性。因為我們使用四層板,在表層走線,所以要選用“Microstrip”,然后點“Value”進行屬性編輯。這里,我們要編輯一些PCB的屬性,布線長度、寬度和層間距等,屬性編輯界面如下:再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch,對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了,按照下圖紅線所示路徑為各測試點增加探頭:為發現更多的信息,我們使用眼圖觀察。因為時鐘是133M,數據單沿采樣,數據翻轉最高頻率為66.7M,對應位寬為7.58ns。所以設置參數如下:之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號,所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V,輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出,芯片可以承受最高5.6V,最低-2.0V信號(不長于3ns):按下邊紅線路徑配置眼圖模板:低8位數據線沒有串阻可以滿足設計要求,而其他的56位都是一對一,經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求,但有一點需注意,就是寫數據時因為存在回沖,DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小,抗干擾能力差一些,如果調試過程中發現寫RAM會出錯,還需要改版加串阻。

    標簽: Hyperlynx 仿真 阻抗匹配

    上傳時間: 2013-11-05

    上傳用戶:dudu121

  • PCB布線原則

    PCB 布線原則連線精簡原則連線要精簡,盡可能短,盡量少拐彎,力求線條簡單明了,特別是在高頻回路中,當然為了達到阻抗匹配而需要進行特殊延長的線就例外了,例如蛇行走線等。安全載流原則銅線的寬度應以自己所能承載的電流為基礎進行設計,銅線的載流能力取決于以下因素:線寬、線厚(銅鉑厚度)、允許溫升等,下表給出了銅導線的寬度和導線面積以及導電電流的關系(軍品標準),可以根據這個基本的關系對導線寬度進行適當的考慮。印制導線最大允許工作電流(導線厚50um,允許溫升10℃)導線寬度(Mil) 導線電流(A) 其中:K 為修正系數,一般覆銅線在內層時取0.024,在外層時取0.048;T 為最大溫升,單位為℃;A 為覆銅線的截面積,單位為mil(不是mm,注意);I 為允許的最大電流,單位是A。電磁抗干擾原則電磁抗干擾原則涉及的知識點比較多,例如銅膜線的拐彎處應為圓角或斜角(因為高頻時直角或者尖角的拐彎會影響電氣性能)雙面板兩面的導線應互相垂直、斜交或者彎曲走線,盡量避免平行走線,減小寄生耦合等。一、 通常一個電子系統中有各種不同的地線,如數字地、邏輯地、系統地、機殼地等,地線的設計原則如下:1、 正確的單點和多點接地在低頻電路中,信號的工作頻率小于1MHZ,它的布線和器件間的電感影響較小,而接地電路形成的環流對干擾影響較大,因而應采用一點接地。當信號工作頻率大于10MHZ 時,如果采用一點接地,其地線的長度不應超過波長的1/20,否則應采用多點接地法。2、 數字地與模擬地分開若線路板上既有邏輯電路又有線性電路,應盡量使它們分開。一般數字電路的抗干擾能力比較強,例如TTL 電路的噪聲容限為0.4~0.6V,CMOS 電路的噪聲容限為電源電壓的0.3~0.45 倍,而模擬電路只要有很小的噪聲就足以使其工作不正常,所以這兩類電路應該分開布局布線。3、 接地線應盡量加粗若接地線用很細的線條,則接地電位會隨電流的變化而變化,使抗噪性能降低。因此應將地線加粗,使它能通過三倍于印制板上的允許電流。如有可能,接地線應在2~3mm 以上。4、 接地線構成閉環路只由數字電路組成的印制板,其接地電路布成環路大多能提高抗噪聲能力。因為環形地線可以減小接地電阻,從而減小接地電位差。二、 配置退藕電容PCB 設計的常規做法之一是在印刷板的各個關鍵部位配置適當的退藕電容,退藕電容的一般配置原則是:􀁺?電電源的輸入端跨½10~100uf的的電解電容器,如果印制電路板的位置允許,采Ó100uf以以上的電解電容器抗干擾效果會更好¡���?原原則上每個集成電路芯片都應布置一¸0.01uf~`0.1uf的的瓷片電容,如遇印制板空隙不夠,可Ã4~8個個芯片布置一¸1~10uf的的鉭電容(最好不用電解電容,電解電容是兩層薄膜卷起來的,這種卷起來的結構在高頻時表現為電感,最好使用鉭電容或聚碳酸醞電容)。���?對對于抗噪能力弱、關斷時電源變化大的器件,ÈRA、¡ROM存存儲器件,應在芯片的電源線和地線之間直接接入退藕電容¡���?電電容引線不能太長,尤其是高頻旁路電容不能有引線¡三¡過過孔設¼在高ËPCB設設計中,看似簡單的過孔也往往會給電路的設計帶來很大的負面效應,為了減小過孔的寄生效應帶來的不利影響,在設計中可以盡量做到£���?從從成本和信號質量兩方面來考慮,選擇合理尺寸的過孔大小。例如¶6- 10層層的內存模¿PCB設設計來說,選Ó10/20mi((鉆¿焊焊盤)的過孔較好,對于一些高密度的小尺寸的板子,也可以嘗試使Ó8/18Mil的的過孔。在目前技術條件下,很難使用更小尺寸的過孔了(當孔的深度超過鉆孔直徑µ6倍倍時,就無法保證孔壁能均勻鍍銅);對于電源或地線的過孔則可以考慮使用較大尺寸,以減小阻抗¡���?使使用較薄µPCB板板有利于減小過孔的兩種寄生參數¡���? PCB板板上的信號走線盡量不換層,即盡量不要使用不必要的過孔¡���?電電源和地的管腳要就近打過孔,過孔和管腳之間的引線越短越好¡���?在在信號換層的過孔附近放置一些接地的過孔,以便為信號提供最近的回路。甚至可以ÔPCB板板上大量放置一些多余的接地過孔¡四¡降降低噪聲與電磁干擾的一些經Ñ?能能用低速芯片就不用高速的,高速芯片用在關鍵地方¡?可可用串一個電阻的方法,降低控制電路上下沿跳變速率¡?盡盡量為繼電器等提供某種形式的阻尼,ÈRC設設置電流阻尼¡?使使用滿足系統要求的最低頻率時鐘¡?時時鐘應盡量靠近到用該時鐘的器件,石英晶體振蕩器的外殼要接地¡?用用地線將時鐘區圈起來,時鐘線盡量短¡?石石英晶體下面以及對噪聲敏感的器件下面不要走線¡?時時鐘、總線、片選信號要遠ÀI/O線線和接插件¡?時時鐘線垂直ÓI/O線線比平行ÓI/O線線干擾小¡? I/O驅驅動電路盡量靠½PCB板板邊,讓其盡快離¿PC。。對進ÈPCB的的信號要加濾波,從高噪聲區來的信號也要加濾波,同時用串終端電阻的辦法,減小信號反射¡? MCU無無用端要接高,或接地,或定義成輸出端,集成電路上該接電源、地的端都要接,不要懸空¡?閑閑置不用的門電路輸入端不要懸空,閑置不用的運放正輸入端接地,負輸入端接輸出端¡?印印制板盡量使Ó45折折線而不Ó90折折線布線,以減小高頻信號對外的發射與耦合¡?印印制板按頻率和電流開關特性分區,噪聲元件與非噪聲元件呀距離再遠一些¡?單單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗¡?模模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線,特別是時鐘¡?對¶A/D類類器件,數字部分與模擬部分不要交叉¡?元元件引腳盡量短,去藕電容引腳盡量短¡?關關鍵的線要盡量粗,并在兩邊加上保護地,高速線要短要直¡?對對噪聲敏感的線不要與大電流,高速開關線并行¡?弱弱信號電路,低頻電路周圍不要形成電流環路¡?任任何信號都不要形成環路,如不可避免,讓環路區盡量小¡?每每個集成電路有一個去藕電容。每個電解電容邊上都要加一個小的高頻旁路電容¡?用用大容量的鉭電容或聚酷電容而不用電解電容做電路充放電儲能電容,使用管狀電容時,外殼要接地¡?對對干擾十分敏感的信號線要設置包地,可以有效地抑制串擾¡?信信號在印刷板上傳輸,其延遲時間不應大于所有器件的標稱延遲時間¡環境效應原Ô要注意所應用的環境,例如在一個振動或者其他容易使板子變形的環境中采用過細的銅膜導線很容易起皮拉斷等¡安全工作原Ô要保證安全工作,例如要保證兩線最小間距要承受所加電壓峰值,高壓線應圓滑,不得有尖銳的倒角,否則容易造成板路擊穿等。組裝方便、規范原則走線設計要考慮組裝是否方便,例如印制板上有大面積地線和電源線區時(面積超¹500平平方毫米),應局部開窗口以方便腐蝕等。此外還要考慮組裝規范設計,例如元件的焊接點用焊盤來表示,這些焊盤(包括過孔)均會自動不上阻焊油,但是如用填充塊當表貼焊盤或用線段當金手指插頭,而又不做特別處理,(在阻焊層畫出無阻焊油的區域),阻焊油將掩蓋這些焊盤和金手指,容易造成誤解性錯誤£SMD器器件的引腳與大面積覆銅連接時,要進行熱隔離處理,一般是做一¸Track到到銅箔,以防止受熱不均造成的應力集Ö而導致虛焊£PCB上上如果有¦12或或方Ð12mm以以上的過孔時,必須做一個孔蓋,以防止焊錫流出等。經濟原則遵循該原則要求設計者要對加工,組裝的工藝有足夠的認識和了解,例È5mil的的線做腐蝕要±8mil難難,所以價格要高,過孔越小越貴等熱效應原則在印制板設計時可考慮用以下幾種方法:均勻分布熱負載、給零件裝散熱器,局部或全局強迫風冷。從有利于散熱的角度出發,印制板最好是直立安裝,板與板的距離一般不應小Ó2c,,而且器件在印制板上的排列方式應遵循一定的規則£同一印制板上的器件應盡可能按其發熱量大小及散熱程度分區排列,發熱量小或耐熱性差的器件(如小信號晶體管、小規模集³電路、電解電容等)放在冷卻氣流的最上(入口處),發熱量大或耐熱性好的器件(如功率晶體管、大規模集成電路等)放在冷卻Æ流最下。在水平方向上,大功率器件盡量靠近印刷板的邊沿布置,以便縮短傳熱路徑;在垂直方向上,大功率器件盡量靠近印刷板上方布置£以便減少這些器件在工作時對其他器件溫度的影響。對溫度比較敏感的器件最好安置在溫度最低的區域(如設備的µ部),千萬不要將它放在發熱器件的正上方,多個器件最好是在水平面上交錯布局¡設備內印制板的散熱主要依靠空氣流動,所以在設計時要研究空氣流動的路徑,合理配置器件或印制電路板。采用合理的器件排列方式,可以有效地降低印制電路的溫升。此外通過降額使用,做等溫處理等方法也是熱設計中經常使用的手段¡

    標簽: PCB 布線原則

    上傳時間: 2013-11-24

    上傳用戶:氣溫達上千萬的

  • 磁芯電感器的諧波失真分析

    磁芯電感器的諧波失真分析 摘  要:簡述了改進鐵氧體軟磁材料比損耗系數和磁滯常數ηB,從而降低總諧波失真THD的歷史過程,分析了諸多因數對諧波測量的影響,提出了磁心性能的調控方向。 關鍵詞:比損耗系數, 磁滯常數ηB ,直流偏置特性DC-Bias,總諧波失真THD  Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033   Abstract:    Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward.  Key words: ratio loss coefficient,hysteresis constant,DC-Bias,THD  近年來,變壓器生產廠家和軟磁鐵氧體生產廠家,在電感器和變壓器產品的總諧波失真指標控制上,進行了深入的探討和廣泛的合作,逐步弄清了一些似是而非的問題。從工藝技術上采取了不少有效措施,促進了質量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。  一、 歷史回顧 總諧波失真(Total harmonic distortion) ,簡稱THD,并不是什么新的概念,早在幾十年前的載波通信技術中就已有嚴格要求<1>。1978年郵電部公布的標準YD/Z17-78“載波用鐵氧體罐形磁心”中,規定了高μQ材料制作的無中心柱配對罐形磁心詳細的測試電路和方法。如圖一電路所示,利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產生的非線性失真。這種相對比較的實用方法,專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報、電話設備的遙測振蕩器和線路放大器系統,其非線性失真有很嚴格的要求。  圖中  ZD   —— QF867 型阻容式載頻振蕩器,輸出阻抗 150Ω, Ld47 —— 47KHz 低通濾波器,阻抗 150Ω,阻帶衰耗大于61dB,       Lg88 ——并聯高低通濾波器,阻抗 150Ω,三次諧波衰耗大于61dB Ld88 ——并聯高低通濾波器,阻抗 150Ω,三次諧波衰耗大于61dB FD   —— 30~50KHz 放大器, 阻抗 150Ω, 增益不小于 43 dB,三次諧波衰耗b3(0)≥91 dB, DP  —— Qp373 選頻電平表,輸入高阻抗, L ——被測無心罐形磁心及線圈, C  ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時,所配用線圈應用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝, (線架為一格) , 其空心電感值為 318μH(誤差1%) 被測磁心配對安裝好后,先調節振蕩器頻率為 36.6~40KHz,  使輸出電平值為+17.4 dB, 即選頻表在 22′端子測得的主波電平 (P2)為+17.4 dB,然后在33′端子處測得輸出的三次諧波電平(P3), 則三次諧波衰耗值為:b3(+2)= P2+S+ P3 式中:S 為放大器增益dB 從以往的資料引證, 就可以發現諧波失真的測量是一項很精細的工作,其中測量系統的高、低通濾波器,信號源和放大器本身的三次諧波衰耗控制很嚴,阻抗必須匹配,薄膜電容器的非線性也有相應要求。濾波器的電感全由不帶任何磁介質的大空心線圈繞成,以保證本身的“潔凈” ,不至于造成對磁心分選的誤判。 為了滿足多路通信整機的小型化和穩定性要求, 必須生產低損耗高穩定磁心。上世紀 70 年代初,1409 所和四機部、郵電部各廠,從工藝上改變了推板空氣窯燒結,出窯后經真空罐冷卻的落后方式,改用真空爐,并控制燒結、冷卻氣氛。技術上采用共沉淀法攻關試制出了μQ乘積 60 萬和 100 萬的低損耗高穩定材料,在此基礎上,還實現了高μ7000~10000材料的突破,從而大大縮短了與國外企業的技術差異。當時正處于通信技術由FDM(頻率劃分調制)向PCM(脈沖編碼調制) 轉換時期, 日本人明石雅夫發表了μQ乘積125 萬為 0.8×10 ,100KHz)的超優鐵氧體材料<3>,其磁滯系數降為優鐵

    標簽: 磁芯 電感器 諧波失真

    上傳時間: 2014-12-24

    上傳用戶:7891

  • 阻抗匹配

    阻抗匹配  阻抗匹配(Impedance matching)是微波電子學里的一部分,主要用于傳輸線上,來達至所有高頻的微波信號皆能傳至負載點的目的,不會有信號反射回來源點,從而提升能源效益。  大體上,阻抗匹配有兩種,一種是透過改變阻抗力(lumped-circuit matching),另一種則是調整傳輸線的波長(transmission line matching)?! ∫ヅ湟唤M線路,首先把負載點的阻抗值,除以傳輸線的特性阻抗值來歸一化,然后把數值劃在史密夫圖表上。  把電容或電感與負載串聯起來,即可增加或減少負載的阻抗值,在圖表上的點會沿著代表實數電阻的圓圈走動。如果把電容或電感接地,首先圖表上的點會以圖中心旋轉180度,然后才沿電阻圈走動,再沿中心旋轉180度。重覆以上方法直至電阻值變成1,即可直接把阻抗力變為零完成匹配?! ∮韶撦d點至來源點加長傳輸線,在圖表上的圓點會沿著圖中心以逆時針方向走動,直至走到電阻值為1的圓圈上,即可加電容或電感把阻抗力調整為零,完成匹配.........

    標簽: 阻抗匹配

    上傳時間: 2013-11-13

    上傳用戶:ddddddos

  • 傳輸線理論與阻抗匹配

    傳輸線理論與阻抗匹配 傳輸線理論

    標簽: 傳輸線 阻抗匹配

    上傳時間: 2013-10-18

    上傳用戶:wuyuying

  • 阻抗特性設計要求

    阻抗特性設計要求

    標簽: 阻抗特性

    上傳時間: 2013-11-06

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