信號發生器輸出幅值與輸出阻抗的關系
上傳時間： 2014-12-03
上傳用戶：luke5347
階躍阻抗諧振結構（SIR）是一種新型微帶線結構，它具有小型化，尺寸易調整，寄生諧振頻率可調等優勢。本文利用一種半波長階躍阻抗諧振結構設計了兩個不同尺寸發卡形濾波器，獲得同樣優秀的性能指標。而后利用此類濾波器完成了一個倍頻電路的設計并且達到預期要求。
上傳時間： 2013-10-22
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pcb阻抗設計必備
上傳時間： 2013-11-23
上傳用戶：my_cc
pcb阻抗
上傳時間： 2013-11-10
上傳用戶：thuyenvinh
阻抗減少軟件
上傳時間： 2013-10-12
上傳用戶：daguogai
PCB 被動組件的隱藏特性解析 傳統上，EMC一直被視為「黑色魔術（black magic）」。其實，EMC是可以藉由數學公式來理解的。不過，縱使有數學分析方法可以利用，但那些數學方程式對實際的EMC電路設計而言，仍然太過復雜了。幸運的是，在大多數的實務工作中，工程師并不需要完全理解那些復雜的數學公式和存在于EMC規范中的學理依據，只要藉由簡單的數學模型，就能夠明白要如何達到EMC的要求。本文藉由簡單的數學公式和電磁理論，來說明在印刷電路板（PCB）上被動組件（passivecomponent）的隱藏行為和特性，這些都是工程師想讓所設計的電子產品通過EMC標準時，事先所必須具備的基本知識。導線和PCB走線導線（wire）、走線（trace）、固定架……等看似不起眼的組件，卻經常成為射頻能量的最佳發射器（亦即，EMI的來源）。每一種組件都具有電感，這包含硅芯片的焊線（bond wire）、以及電阻、電容、電感的接腳。每根導線或走線都包含有隱藏的寄生電容和電感。這些寄生性組件會影響導線的阻抗大小，而且對頻率很敏感。依據LC 的值（決定自共振頻率）和PCB走線的長度，在某組件和PCB走線之間，可以產生自共振（self-resonance），因此，形成一根有效率的輻射天線。在低頻時，導線大致上只具有電阻的特性。但在高頻時，導線就具有電感的特性。因為變成高頻后，會造成阻抗大小的變化，進而改變導線或PCB 走線與接地之間的EMC 設計，這時必需使用接地面（ground plane）和接地網格（ground grid）。導線和PCB 走線的最主要差別只在于，導線是圓形的，走線是長方形的。導線或走線的阻抗包含電阻R和感抗XL = 2πfL，在高頻時，此阻抗定義為Z = R + j XL j2πfL，沒有容抗Xc = 1/2πfC存在。頻率高于100 kHz以上時，感抗大于電阻，此時導線或走線不再是低電阻的連接線，而是電感。一般而言，在音頻以上工作的導線或走線應該視為電感，不能再看成電阻，而且可以是射頻天線。
上傳時間： 2013-10-09
上傳用戶：時代將軍
當你認為你已經掌握了PCB 走線的特征阻抗Z0，緊接著一份數據手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數耦合到線2 上。每根走線上任意一點的電壓，還是根據歐姆定律，
標簽： 差分阻抗
上傳時間： 2013-10-20
上傳用戶：lwwhust
Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-11-05
上傳用戶：dudu121
阻抗匹配 阻抗匹配（Impedance matching）是微波電子學里的一部分，主要用于傳輸線上，來達至所有高頻的微波信號皆能傳至負載點的目的，不會有信號反射回來源點，從而提升能源效益。 大體上，阻抗匹配有兩種，一種是透過改變阻抗力（lumped-circuit matching），另一種則是調整傳輸線的波長（transmission line matching）。 要匹配一組線路，首先把負載點的阻抗值，除以傳輸線的特性阻抗值來歸一化，然后把數值劃在史密夫圖表上。 把電容或電感與負載串聯起來，即可增加或減少負載的阻抗值，在圖表上的點會沿著代表實數電阻的圓圈走動。如果把電容或電感接地，首先圖表上的點會以圖中心旋轉180度，然后才沿電阻圈走動，再沿中心旋轉180度。重覆以上方法直至電阻值變成1，即可直接把阻抗力變為零完成匹配。 由負載點至來源點加長傳輸線，在圖表上的圓點會沿著圖中心以逆時針方向走動，直至走到電阻值為1的圓圈上，即可加電容或電感把阻抗力調整為零，完成匹配.........
標簽： 阻抗匹配
上傳時間： 2013-11-13
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傳輸線理論與阻抗匹配 傳輸線理論
上傳時間： 2013-10-18
上傳用戶：wuyuying
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