這是有關VHDL的相關源代碼，有簡易CPU、加法器、除法器、計數器等
標簽： VHDL 源代碼
上傳時間： 2015-04-26
上傳用戶：杜瑩12345
數字系統設計這是有關的相關源代碼，有簡易CPU 除法器、計數器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高優先級編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使 BR> ...
標簽： 數字系統設計 源代碼
上傳時間： 2014-01-07
上傳用戶：924484786
用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
在3D圖像處理等對運算要求高的領域，高效除法器已成為處理器內必不可少的部件。在分析除法器設計的泰勒級數展開算法基礎上，提出了一種新的除法器設計算法。在滿足同樣精度的情況下，所實現的三級流水線的除法器，與基于泰勒級數展開算法的除法器相比，面積更小，速度更快。
標簽： 圖像處理 運算
上傳時間： 2013-12-22
上傳用戶：ggwz258
基于srt-2算法，利用verilog實現16位定點無符號數除法器（除數、被除數均由16位整數和16位小數組成，商由32位整數和16位小數構成，余數由32位小數組成）
標簽： srt 算法
上傳時間： 2016-05-27
上傳用戶：a6697238
8位risc cpu的編寫，使用quartus軟件對其進行寫入，里面內置乘法器、除法器等模塊
標簽： risc cpu 8位 編寫
上傳時間： 2016-08-13
上傳用戶：cc1915
本設計是一個八位被除數除以四位除數，得到不超過四位的商的整數除法器。被除數、除數、商和余數都是無符號整數。
標簽：
上傳時間： 2017-02-03
上傳用戶：baiom
Altera的FPGA，設計的硬件除法器
標簽： Altera FPGA
上傳時間： 2017-03-13
上傳用戶：lhw888
一些接口電路的Verilog設計，主要包括IIC、PS2、矩陣鍵盤、RS232、還有一些基礎試驗的源代碼如：除法器、多路選擇器、加法器、減法器、8位優先編碼器等。
標簽： Verilog 接口電路
上傳時間： 2013-12-21
上傳用戶：a3318966
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