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雷達(dá)信號分選

  • 基于Xilinx FPGA的多分辨率頻譜分析儀設計

      頻譜分析儀的主要工作原理   接收到的中頻模擬信號經過A/D轉換為14位的數字信 號,首先對數字信號進行數字下變頻(DDC),得到I路、Q路信號,然后根據控制信號對I路、Q路信號進行抽取濾波,使用CIC抽取濾波器完成,然后在分 別對I路、Q路信號分別進行低通濾波,濾波器采用FIR濾波器和半帶濾波器相結合的方式,然后對信號進行加窗、FFT(對頻譜進行分析時進行FFT運算, 對功率譜進行分析時不進行FFT運算)、I路和Q路平方求和、求平均。最后將輸出的數據送入到DSP中進行顯示與控制的后續處理。

    標簽: Xilinx FPGA 多分辨率 頻譜分析儀

    上傳時間: 2013-10-19

    上傳用戶:幾何公差

  • 數據采集圖解

    常見問題數據采集控制系統的組成?  1、變送器和執行器 2、信號調理器3、數據采集控制硬件4、計算機軟件 選擇數據采集卡要從那幾個方面進行考慮?  1、通道的類型及個數2、差分或單端輸入3、采樣速度4、精度要求 名詞解釋單端輸入方式:各路輸入信號共用一個參考電位,即各路輸入信號共地,這是最常用的接線方式。使用單端輸入方式時,地線比較穩定,抗干擾能力較強。 雙端輸入方式:各路輸入信號各自使用自己的參考電位,即各路輸入信號不共地。如果輸入信號來自不同的信號源,而這些信號源的參考電位(地線)略有差異,可考慮使用這種接線方式。 單極性信∶號輸入信號相對于模擬地電位來講,只偏向一側,如輸入電壓為0~10V。雙極性信號∶輸入信號相對于模擬地電位來講,可高可低,如輸入電壓為-5V~+5V。 A/D轉換速率∶表明A/D轉換芯片的工作速度。 初始地址∶使用板卡時,需要對卡上的一組寄存器進行操作,這組寄存器占用數個連續的地址,一般將其中最低的地址值定為此卡的初始地址。

    標簽: 數據采集 圖解

    上傳時間: 2014-01-13

    上傳用戶:sy_jiadeyi

  • 低信噪比環境下WCDMA小區搜索的FPGA實現

    針對區域內多個小區普查的需求,對復雜環境下低信噪比WCDMA小區搜索進行了針對性改進,采用差分相干累積以及RS軟譯碼算法提高了低信噪比條件下WCDMA小區搜索性能并利用FPGA進行了工程實現,仿真計算和安捷倫E5515C的測試結果表明改進是有效的。

    標簽: WCDMA FPGA 低信噪比 環境

    上傳時間: 2013-11-18

    上傳用戶:wxqman

  • 基于Xilinx FPGA的多分辨率頻譜分析儀設計

      頻譜分析儀的主要工作原理   接收到的中頻模擬信號經過A/D轉換為14位的數字信 號,首先對數字信號進行數字下變頻(DDC),得到I路、Q路信號,然后根據控制信號對I路、Q路信號進行抽取濾波,使用CIC抽取濾波器完成,然后在分 別對I路、Q路信號分別進行低通濾波,濾波器采用FIR濾波器和半帶濾波器相結合的方式,然后對信號進行加窗、FFT(對頻譜進行分析時進行FFT運算, 對功率譜進行分析時不進行FFT運算)、I路和Q路平方求和、求平均。最后將輸出的數據送入到DSP中進行顯示與控制的后續處理。

    標簽: Xilinx FPGA 多分辨率 頻譜分析儀

    上傳時間: 2013-11-14

    上傳用戶:leixinzhuo

  • PCB LAYOUT設計規范手冊

      PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為:   (1) ”PCB LAYOUT 基本規範”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產.   (2) “錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短路及錫球.   (3) “PCB LAYOUT 建議規範”:為製造單位為提高量產良率,建議R&D在design階段即加入PCB Layout.   (4) ”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.

    標簽: LAYOUT PCB 設計規范

    上傳時間: 2013-11-03

    上傳用戶:tzl1975

  • 線程通信 本 文 我 們 將 在VC++4.1 環 境 下 介 紹 一 個 父 進 程 和 其 子 進 程 的 通 信 實 例。 在 父 進 程Parent 窗 口 中 按 一 下 鼠 標 左 鍵

    線程通信 本 文 我 們 將 在VC++4.1 環 境 下 介 紹 一 個 父 進 程 和 其 子 進 程 的 通 信 實 例。 在 父 進 程Parent 窗 口 中 按 一 下 鼠 標 左 鍵, 就 會 產 生 一 個Pipe 和 啟 動 子 進 程Child, 并 從Pipe 一 端 發 送 信 息, 同 時Child 啟 動 后 會 創 建 一 個 工 作 線 程, 專 門 用 來 從 管 道 的 另 一 端 讀 入 數 據。 通 過 父 進 程 菜 單 項 的 控 制 來 改 變 圖 形 形 狀 參 數, 并 傳 給Child 使 之 在 自 己 的 窗 口 中 繪 出 響 應 的 圖 形。 下 面 分 別 就 父 進 程Parent 和 子 進 程Child 來 進 行 說 明。

    標簽: Parent 4.1 VC 線程

    上傳時間: 2015-02-26

    上傳用戶:hopy

  • A.執行SPLIB B.執行SPDOS C.裝載拼音模塊D.裝載五筆字型輸入模塊32.在漢字輸入狀態下

    A.執行SPLIB B.執行SPDOS C.裝載拼音模塊D.裝載五筆字型輸入模塊32.在漢字輸入狀態下, 按下Shift+A組合鍵后,輸入了_______。 ... A.按原代碼方式B.按指定字體C.按標準方式D. 按分欄方式41.FoxBASE啟動后,在圓點"."提示符下,執行命令文件MAIN.

    標簽: A. B. C. D.

    上傳時間: 2015-04-02

    上傳用戶:極客

  • 分而治之方法還可以用于實現另一種完全不同的排序方法

    分而治之方法還可以用于實現另一種完全不同的排序方法,這種排序法稱為快速排序(quick sort)。在這種方法中, n 個元素被分成三段(組):左段l e f t,右段r i g h t和中段m i d d l e。中段僅包含一個元素。左段中各元素都小于等于中段元素,右段中各元素都大于等于中段元素。因此l e f t和r i g h t中的元素可以獨立排序,并且不必對l e f t和r i g h t的排序結果進行合并。m i d d l e中的元素被稱為支點( p i v o t )。圖1 4 - 9中給出了快速排序的偽代碼

    標簽: 排序

    上傳時間: 2015-04-27

    上傳用戶:kristycreasy

  • 3D-FDTD防真

    3D-FDTD防真,邊界為廖氏差分格式,程序使用計算機內存較少,可以用來做稍大尺寸物體的電磁防真

    標簽: D-FDTD

    上傳時間: 2013-12-14

    上傳用戶:氣溫達上千萬的

  • D-SIE教程第2部分

    D-SIE教程第2部分,共分四部分,SIE講義

    標簽: D-SIE 教程

    上傳時間: 2015-07-24

    上傳用戶:zhuoying119

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