摘要ADF4350是ADI公司生產的集成了電壓控制振蕩器(VCO)的寬帶頻率合成器。介紹了該寬帶頻率合成器的基本原理和工作特性，給出了一種用C8051F320單片機控制ADF4350的硬件電路結構和軟件程序設計方法， 得到了應用在測量船的s和C頻段信號源。該信號源通過上位機軟件的簡單設置， 可以方便地實現現場控制，滿足測量船的使用要求。經測試表明，該信號源覆蓋了測量船s和c頻段系統的全部頻點，鎖相效果良好，控制簡便，性能可靠。
上傳時間： 2013-10-12
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普通的PWM變換器具有結構簡潔、控制簡單、頻率恒定、輸出特性好等優點，故廣泛應用于社會生活的各個領域中。本文以boost基本電路為基礎，采用簡單的無源諧振網絡，設計實現了開關管的軟開關。這種新型的無源軟開關解決了輸出二極管反向恢復問題，具有結構簡單、高頻率、高效率、易于控制等優點。該設計可用于以IGBT為開關器件的高壓場合。分析了該變換器的工作原理、實現條件、設計諧振網絡的參數、并進行了仿真。
上傳時間： 2014-12-24
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本設計采用串聯型直流穩壓源的基本思路進行設計，得到0～20V 的穩定直流電壓輸出，電 壓調整率、負載調整率，以及輸出電壓紋波等參數都達到較高水平，并具有限流和顯示電壓值、 電流值的功能，且操作方便。
標簽： 直流穩壓源
上傳時間： 2014-12-24
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在一些需要高頻分辨率、設置轉換度的應用場合，直接數字頻率合成器（DDS）技術具有其他頻率合成方法無法比擬的優勢。在介紹DDS的基本原理及其典型器件AD9858的結構和功能的基礎上，詳細論述了采用單片機+CPLD來控制AD9858實現寬帶雷達信號源的設計過程。實際應用證明，該系統設計分辨率高，轉換速度快，在窄帶時無雜散動態范圍SFDR優于75 dBc，寬帶無雜散動態范圍SFDR優于55 dBC。
上傳時間： 2014-12-27
上傳用戶：ming52900
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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《現代電路理論》介紹現代電路理論的熱點和前沿領域內容，主要內容有：電路基本概念、二階有源RC濾波器、高階有源濾波器、開關網絡的分析、非線性電阻電路、動態非線性電路的定性、定量分析、分歧、擬周期與混沌現象、模擬電路故障診斷、人工神經網絡電路。
標簽： 電路理論
上傳時間： 2013-10-14
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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這是一個可以實用的通用破解軟件時間限制的程序源碼，基本原理是在軟件運行的前幾秒鐘里將系統時間設置為軟件容許你使用的可用時間，使用時將編譯的可執行文件和ExeInfo.ini文件放到要運行的軟件的目錄里，運行編譯的可執行文件就可用啟動要運行的軟件。運行前需要設置ExeInfo.ini文件，說明如下： EXENAME 為要破解的軟件的執行程序名 GAP=5000 為設置成可用時間的時間長度，毫秒為單位 INCTIME=Y 是否每次運行都增大可用時間（有些軟件會檢測可用時間必須大于上次運行時間） DATETIME=2002-5-31 16:55:12 可用時間，為軟件容許你使用的最初日期時間
上傳時間： 2015-01-13
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提供基本榘陣 ( Matrix ) 運算 ( product 、 sum 、 difference、 transpose、 traceof ) 的非可視構件 ( 1.0 版，附源碼 C++Builder 3.0/4.0/5.0 版適用 )，作者 : Jeff Hiscock。
標簽： difference transpose product traceof
上傳時間： 2013-12-17
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這里是源碼。 宛楓書社圖書管理系統 V1.0 Beta 測試版 面向中小型書店、個體書店進行全面的人員、物流管理，旨在實現書店管理信息化。本系統采用會員制管理，將人員分為經理、倉庫管理員、售書員、會員、游客等，分別擁有不同的權限，各司其職，以便提高工作效率。系統功能包括：供應商管理、進書管理、圖書資料管理、售書管理、會員管理、庫存統計、售書統計、退貨統計、基本統計分析等。
上傳時間： 2015-04-01
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