二路插入排序：可將輸入的一組數(shù)據(jù)按二路插入排序。操作簡(jiǎn)便，易于實(shí)現(xiàn)其功能。
標(biāo)簽： 排序 輸入 數(shù)據(jù) 操作
上傳時(shí)間： 2015-07-04
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MCS-96單片機(jī)中斷控制下的多道I_O程序。該程序完成4路采樣，并在HSO線上給出相應(yīng)PWM輸出，P2.5上給出另一個(gè)PWM輸出。
標(biāo)簽： MCS I_O 程序 96
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uc/FS 的檔案系統(tǒng) 電子書 裡頭有教導(dǎo)如何製作檔案系統(tǒng)
標(biāo)簽： 系統(tǒng) uc FS
上傳時(shí)間： 2014-12-03
上傳用戶：13160677563
ZLG500A12電子讀卡模塊使用指南文檔
標(biāo)簽： 500A ZLG 500 A12
上傳時(shí)間： 2015-07-13
上傳用戶：李彥東
電子看板的物件程式，讓程式更好看 delphi 3.0, 4.0, 5.0, 6.0, 7.0 適用
標(biāo)簽： 程式
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帶加權(quán)的尋路算法演示(DELPHI源碼) 關(guān)于A*尋路算法的代碼在網(wǎng)上有很多，但用DELPHI的比較少，本人花了一天時(shí)間找到這個(gè)，代碼和界面都比較精煉，于是在關(guān)鍵處作了中文注釋，但愿對(duì)朋友們有用。
標(biāo)簽： DELPHI 算法 加權(quán) 代碼
上傳時(shí)間： 2014-01-01
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Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
標(biāo)簽： Verilog HDL 語言 編寫
上傳時(shí)間： 2015-07-18
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K條路 算法 計(jì)算最短路徑 CVC8
標(biāo)簽： CVC8 算法 最短路徑 計(jì)算
上傳時(shí)間： 2015-07-19
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一個(gè)用VerilogHDL語言編寫的多路解復(fù)用器
標(biāo)簽： VerilogHDL 語言 編寫 多路
上傳時(shí)間： 2013-12-16
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一個(gè)8路鍵盤源程序，很簡(jiǎn)單的，沒有用編碼，比較經(jīng)典好用！
標(biāo)簽： 8路 鍵盤 源程序
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