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非線性擴(kuò)(kuò)散

Chirp信號(hào)的時(shí)頻分析特征比較

Chirp信號(hào)是一個(gè)典型的非平穩(wěn)信號(hào)，在通信、聲納、雷達(dá)等領(lǐng)域具有廣泛的應(yīng)用，為了更好的顯示其特性，文中首先介紹了各個(gè)算法的定義和公式，然后用各種時(shí)頻分析方法對(duì)該信號(hào)以及該信號(hào)添加單頻正弦噪聲信號(hào)進(jìn)行分析，比較各類方法的特點(diǎn)，通過分析和比較可知希爾伯特黃變換在處理該信號(hào)具有很好的聚集性以及對(duì)單頻噪聲也有很好的辨別能力。最后用MATLAB軟件進(jìn)行仿真得到結(jié)果。

標(biāo)簽： Chirp 信號(hào) 時(shí)頻分析特征

上傳時(shí)間： 2013-11-20

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復(fù)雜電磁環(huán)境下機(jī)動(dòng)通信網(wǎng)絡(luò)抗毀性評(píng)估

在建立機(jī)動(dòng)通信網(wǎng)絡(luò)模型的基礎(chǔ)上，分析了復(fù)雜電磁對(duì)抗環(huán)境的基本構(gòu)成，探討了敵方可能的基于重要性指標(biāo)的攻擊目標(biāo)選擇策略，建立了電子對(duì)抗條件下模擬環(huán)境模型。再結(jié)合節(jié)點(diǎn)連通性、信道帶寬、信道丟失率和平均時(shí)延等多項(xiàng)指標(biāo)，建立了復(fù)雜電磁環(huán)境下機(jī)動(dòng)通信網(wǎng)絡(luò)抗毀性評(píng)估模型，并完成了抗毀性評(píng)估計(jì)算及仿真分析。

標(biāo)簽： 復(fù)雜電磁環(huán)境機(jī)動(dòng) 通信網(wǎng)絡(luò)

上傳時(shí)間： 2014-12-30

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非接觸式射頻卡應(yīng)用系統(tǒng)的研究與開發(fā)

本課題在深入研究了射頻卡的相關(guān)理論和技術(shù)的基礎(chǔ)上，設(shè)計(jì)開發(fā)了一套完整的非接觸式射頻卡(收費(fèi))管理系統(tǒng)。本文首先結(jié)合國(guó)內(nèi)外射頻卡技術(shù)研究動(dòng)態(tài)和發(fā)展趨勢(shì)，簡(jiǎn)要介紹了非接觸式射頻技術(shù)的基本概況，從非接觸式射頻卡的系統(tǒng)組成結(jié)構(gòu)入手，詳細(xì)分析了射頻卡系統(tǒng)的基本原理和其所涉及到的關(guān)鍵技術(shù)，接著本文著重分析了非接觸式射頻卡系統(tǒng)的軟硬件開發(fā)設(shè)計(jì)思想，對(duì)硬件設(shè)計(jì)中的MCU和射頻模塊的特性進(jìn)行了具體的介紹，對(duì)終端讀寫器各部分硬件(射頻識(shí)別部分、顯示電路、報(bào)警模塊，485通訊模塊等)的功能構(gòu)造和電路設(shè)計(jì)進(jìn)行了詳細(xì)的分析，在硬件設(shè)計(jì)的基礎(chǔ)上，詳細(xì)闡述了終端讀寫器的軟件設(shè)計(jì)過程，給出了終端讀寫器主程序和各功能模塊的軟件設(shè)計(jì)，并結(jié)合終端讀寫器的設(shè)計(jì)開發(fā)了射頻卡管理系統(tǒng)作為上位機(jī)管理軟件，對(duì)數(shù)據(jù)庫管理和串口通信等作了詳細(xì)的闡述。

標(biāo)簽： 非接觸式射頻卡應(yīng)用系統(tǒng)

上傳時(shí)間： 2013-11-13

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量子密碼通信論文

量子密鑰分配是密碼學(xué)與量子力學(xué)相結(jié)合的產(chǎn)物，它是以量子態(tài)為信息載體，利用量子力學(xué)的一些原理來傳輸和保護(hù)信息。通常把通信雙方以量子態(tài)為信息載體，利用量子力學(xué)原理，通過量子信道傳輸，在保密通信雙方之間建立共享密鑰的方法，稱為量子密鑰分配，其安全性是由量子力學(xué)中的“海森堡測(cè)不準(zhǔn)關(guān)系”（測(cè)不準(zhǔn)原理）及“量子不可復(fù)制定理”(非克隆定理)或糾纏粒子的相干性和非定域性等量子特性來保證的。量子密鑰分配不是用于傳輸密文，而是用于建立、傳輸密碼本，即在保密通信雙方分配密鑰，俗稱量子密碼通信。

標(biāo)簽： 量子密碼通信論文

上傳時(shí)間： 2013-11-06

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超聲測(cè)距技術(shù)與非接觸靜電測(cè)量一體化設(shè)計(jì)方法研究

非接觸感應(yīng)式靜電測(cè)量?jī)x表，讀數(shù)要經(jīng)過乘數(shù)k與測(cè)量距離d的關(guān)系換算才能得出被測(cè)靜電體的靜電電壓，為解決這一人工換算及測(cè)量過程繁瑣問題，提出了利用超聲測(cè)距技術(shù)與非接觸式靜電測(cè)量技術(shù)一體化靜電測(cè)量方式及其設(shè)計(jì)方法，研究了超聲測(cè)距技術(shù)用于非接觸式靜電測(cè)量一體化設(shè)計(jì)的參數(shù)與精度要求和相對(duì)測(cè)距方法應(yīng)用，進(jìn)行了超聲測(cè)距與非接觸式靜電測(cè)量一體化原理與整機(jī)結(jié)構(gòu)設(shè)計(jì)的可行性驗(yàn)證。

標(biāo)簽： 超聲測(cè)距技術(shù) 測(cè)量設(shè)計(jì)方法非接觸

上傳時(shí)間： 2013-11-03

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SuperJack DG-120+Ku極軸座的新功能

Ku極軸座的新功能

標(biāo)簽： SuperJack 120 DG Ku

上傳時(shí)間： 2013-12-22

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PCB的可制造性與可測(cè)試性

PCB的可制造性與可測(cè)試性，很詳細(xì)的pcb學(xué)習(xí)資料。

標(biāo)簽： PCB 可制造性測(cè)試

上傳時(shí)間： 2015-01-01

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基于FPGA的DDS雜散分析及抑制方法

首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。

標(biāo)簽： FPGA DDS 雜散分析

上傳時(shí)間： 2013-11-21

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Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。　　· 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。

標(biāo)簽： Verilog_HDL

上傳時(shí)間： 2014-12-04

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Nexys3板卡培訓(xùn)資料

　　本資料是關(guān)于Nexys3板卡的培訓(xùn)資料。Nexys 開發(fā)板是基于最新技術(shù)Spartan-6 FPGA的數(shù)字系統(tǒng)開發(fā)平臺(tái)。它擁有48M字節(jié)的外部存儲(chǔ)器（包括2個(gè)非易失性的相變存儲(chǔ)器），以及豐富的I/O器件和接口，可以適用于各式各樣的數(shù)字系統(tǒng)。板上自帶AdeptTM高速USB2接口可以為開發(fā)板提供電源，也可以燒錄程序到FPGA，用戶數(shù)據(jù)的傳輸速率可以達(dá)到38M字節(jié)/秒。　　Nexys3開發(fā)板可以通過添加一些低成本的外設(shè)Pmods （可以多達(dá)30幾個(gè)）和Vmods （最新型外設(shè)）來實(shí)現(xiàn)額外的功能，例如A/D和D/A轉(zhuǎn)換器，線路板，電機(jī)驅(qū)動(dòng)裝置，和實(shí)現(xiàn)裝置等等。另外，Nexys3完全兼容所有的賽靈思工具，包括免費(fèi)的WebPackTM，ChipscopeTM，EDKTM（嵌入式處理器設(shè)計(jì)套件），以及其他工具。圖 Nexys3板卡介紹

標(biāo)簽： Nexys3 板卡培訓(xùn)資料

上傳時(shí)間： 2013-10-24

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