運用三維全波電磁仿真軟件對甚低頻T形面型天線進(jìn)行電磁建模和仿真分析計算，分析了天線的輸入阻抗、有效高度、電容等電氣參數(shù)。在建模時考慮了鐵塔及不同頂容線模型的影響，并對有無鐵塔及不同鐵塔類型、以及天線不同形式時天線的輸入阻抗進(jìn)行對比分析。
上傳時間： 2013-10-13
上傳用戶：LouieWu
Chirp信號是一個典型的非平穩(wěn)信號，在通信、聲納、雷達(dá)等領(lǐng)域具有廣泛的應(yīng)用，為了更好的顯示其特性，文中首先介紹了各個算法的定義和公式，然后用各種時頻分析方法對該信號以及該信號添加單頻正弦噪聲信號進(jìn)行分析，比較各類方法的特點，通過分析和比較可知希爾伯特黃變換在處理該信號具有很好的聚集性以及對單頻噪聲也有很好的辨別能力。最后用MATLAB軟件進(jìn)行仿真得到結(jié)果。
上傳時間： 2013-11-20
上傳用戶：wqxstar
在建立機(jī)動通信網(wǎng)絡(luò)模型的基礎(chǔ)上，分析了復(fù)雜電磁對抗環(huán)境的基本構(gòu)成，探討了敵方可能的基于重要性指標(biāo)的攻擊目標(biāo)選擇策略，建立了電子對抗條件下模擬環(huán)境模型。再結(jié)合節(jié)點連通性、信道帶寬、信道丟失率和平均時延等多項指標(biāo)，建立了復(fù)雜電磁環(huán)境下機(jī)動通信網(wǎng)絡(luò)抗毀性評估模型，并完成了抗毀性評估計算及仿真分析。
標(biāo)簽： 復(fù)雜電磁環(huán)境 機(jī)動 通信網(wǎng)絡(luò)
上傳時間： 2014-12-30
上傳用戶：weareno2
本課題在深入研究了射頻卡的相關(guān)理論和技術(shù)的基礎(chǔ)上，設(shè)計開發(fā)了一套完整的非接觸式射頻卡(收費)管理系統(tǒng)。本文首先結(jié)合國內(nèi)外射頻卡技術(shù)研究動態(tài)和發(fā)展趨勢，簡要介紹了非接觸式射頻技術(shù)的基本概況，從非接觸式射頻卡的系統(tǒng)組成結(jié)構(gòu)入手，詳細(xì)分析了射頻卡系統(tǒng)的基本原理和其所涉及到的關(guān)鍵技術(shù)，接著本文著重分析了非接觸式射頻卡系統(tǒng)的軟硬件開發(fā)設(shè)計思想，對硬件設(shè)計中的MCU和射頻模塊的特性進(jìn)行了具體的介紹，對終端讀寫器各部分硬件(射頻識別部分、顯示電路、報警模塊，485通訊模塊等)的功能構(gòu)造和電路設(shè)計進(jìn)行了詳細(xì)的分析，在硬件設(shè)計的基礎(chǔ)上，詳細(xì)闡述了終端讀寫器的軟件設(shè)計過程，給出了終端讀寫器主程序和各功能模塊的軟件設(shè)計，并結(jié)合終端讀寫器的設(shè)計開發(fā)了射頻卡管理系統(tǒng)作為上位機(jī)管理軟件，對數(shù)據(jù)庫管理和串口通信等作了詳細(xì)的闡述。
標(biāo)簽： 非接觸式 射頻卡 應(yīng)用系統(tǒng)
上傳時間： 2013-11-13
上傳用戶：pwcsoft
量子密鑰分配是密碼學(xué)與量子力學(xué)相結(jié)合的產(chǎn)物，它是以量子態(tài)為信息載體，利用量子力學(xué)的一些原理來傳輸和保護(hù)信息。通常把通信雙方以量子態(tài)為信息載體，利用量子力學(xué)原理，通過量子信道傳輸，在保密通信雙方之間建立共享密鑰的方法，稱為量子密鑰分配，其安全性是由量子力學(xué)中的“海森堡測不準(zhǔn)關(guān)系”（測不準(zhǔn)原理）及“量子不可復(fù)制定理”(非克隆定理)或糾纏粒子的相干性和非定域性等量子特性來保證的。量子密鑰分配不是用于傳輸密文，而是用于建立、傳輸密碼本，即在保密通信雙方分配密鑰，俗稱量子密碼通信。
上傳時間： 2013-11-06
上傳用戶：竺羽翎2222
非接觸感應(yīng)式靜電測量儀表，讀數(shù)要經(jīng)過乘數(shù)k與測量距離d的關(guān)系換算才能得出被測靜電體的靜電電壓，為解決這一人工換算及測量過程繁瑣問題，提出了利用超聲測距技術(shù)與非接觸式靜電測量技術(shù)一體化靜電測量方式及其設(shè)計方法，研究了超聲測距技術(shù)用于非接觸式靜電測量一體化設(shè)計的參數(shù)與精度要求和相對測距方法應(yīng)用，進(jìn)行了超聲測距與非接觸式靜電測量一體化原理與整機(jī)結(jié)構(gòu)設(shè)計的可行性驗證。
標(biāo)簽： 超聲測距技術(shù) 測量 設(shè)計方法 非接觸
上傳時間： 2013-11-03
上傳用戶：windypsm
當(dāng)許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進(jìn)行。Visual SourceSafe是Visual Basic的企業(yè)版配備的一個工具，不過這個工具目的是為了保留一個內(nèi)部應(yīng)用版本，不向公眾發(fā)布（應(yīng)當(dāng)說明的是，M i c r o s o f t并沒有開發(fā)Visual SourceSafe，它是M i c r o s o f t公司買來的） 。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產(chǎn)環(huán)境中安裝 Visual SourceSafe的進(jìn)程都沒有詳細(xì)的文字說明。另外，Visual SourceSafe像大多數(shù)M i c r o s o f t應(yīng)用程序那樣經(jīng)過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應(yīng)用程序的標(biāo)準(zhǔn)。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發(fā)環(huán)境中實現(xiàn)Visual SourceSafe時存在的復(fù)雜性，加上它的非標(biāo)準(zhǔn)化外觀和文檔資料的不充分，使得許多人無法實現(xiàn)和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術(shù)人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統(tǒng)項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環(huán)境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導(dǎo)原則來幫助你創(chuàng)建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發(fā)小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。
上傳時間： 2013-10-24
上傳用戶：lgd57115700
PCB的可制造性與可測試性，很詳細(xì)的pcb學(xué)習(xí)資料。
上傳時間： 2015-01-01
上傳用戶：tou15837271233
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2014-12-04
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本資料是關(guān)于Nexys3板卡的培訓(xùn)資料。Nexys 開發(fā)板是基于最新技術(shù)Spartan-6 FPGA的數(shù)字系統(tǒng)開發(fā)平臺。它擁有48M字節(jié)的外部存儲器（包括2個非易失性的相變存儲器），以及豐富的I/O器件和接口，可以適用于各式各樣的數(shù)字系統(tǒng)。 板上自帶AdeptTM高速USB2接口可以為開發(fā)板提供電源，也可以燒錄程序到FPGA，用戶數(shù)據(jù)的傳輸速率可以達(dá)到38M字節(jié)/秒。 Nexys3開發(fā)板可以通過添加一些低成本的外設(shè)Pmods （可以多達(dá)30幾個）和Vmods （最新型外設(shè)）來實現(xiàn)額外的功能，例如A/D和D/A轉(zhuǎn)換器，線路板，電機(jī)驅(qū)動裝置，和實現(xiàn)裝置等等。另外，Nexys3完全兼容所有的賽靈思工具，包括免費的WebPackTM，ChipscopeTM，EDKTM（嵌入式處理器設(shè)計套件），以及其他工具。 圖 Nexys3板卡介紹
上傳時間： 2013-10-24
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