四電壓比較器LM339的典型應用實例: LM339集成塊內部裝有四個獨立的電壓比較器，該電壓比較器的特點是：1）失調電壓小，典型值為2mV；2）電源電壓范圍寬，單電源為2-36V，雙電源電壓為±1V-
上傳時間： 2013-07-11
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在溫差電偶實驗中,要保持冷端溫度恒定,通常是將其冷端置于冰水混和物中。這種方法需要制冰,實驗準備復雜,且效果也不很理想。對實驗進行改進,制作一臺冷端溫度補償器,用其取代冰水混和物。實踐證明,補償器工作
上傳時間： 2013-05-27
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ARM微處理器的應用已經遍及工業控制、消費類電子產品、通信系統、網絡系統、無線系統等各類產品市場，占領了32位RISC微處理器75％以上的市場份額。 本文設計的基于JTAG接口的ARM編程器，以ARM微處理器作為CPU，利用其JTAG接口對Flash在線編程的技術，給以ARM為內核的應用板(數控系統硬件平臺)進行快速軟件升級。在分析相關技術的基礎上，給出了系統的總體設計方案，設計了系統的硬件和軟件。 首先詳細分析了JTAG技術、USB技術和Modem通信原理。編程器以USB口和RS-232口作為通信接口，以JTAG接口作為調試接口和編程接口。 其次，在分析編程器需求的基礎上，給出了系統的總體設計方案，選擇了主要的部件。系統硬件的核心部件采用了Philips LPC2144ARM芯片，擴展了JTAG接口、USB接口、Modem接口，同時又構造出了一個JTAG接口。該芯片具有SPI總線，采用與SPI兼容的外部Flash作為存儲器。編程器軟件在ADS集成開發環境下開發調試。 最后，對編程器技術實現上的不足作了分析和編程器設計的不完善之處作了總結，并對編程器的發展趨勢作了探討和展望。
上傳時間： 2013-06-16
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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基于STM32的雙極性逆變器軟件，用于對逆變電源的研究，里面有雙極性SPWM數組的計算公式
上傳時間： 2013-05-24
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數字圖像的壓縮是解決圖像數據量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實際應用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫學圖像、遙感圖像等應用領域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續色調靜止圖像無損和近無損壓縮的國際標準，算法復雜度低，壓縮性能優越，但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎上，針對具體應用背景，提出了一種基于塊的近無損壓縮方法。進一步利用圖像局部紋理特性分析，對不同特性的區域容忍不同的信息丟失程度，實現了對圖像壓縮的碼率控制。針對某工程應用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進算法進行了硬件實現。 實驗結果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實現較為精確的碼率控制的同時，能夠獲得較高的還原圖像質量，而且硬件實現復雜度低，能夠滿足對圖像的實時壓縮要求。
上傳時間： 2013-06-18
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H.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 本文以實現D1格式的H.264/AVC實時編碼器為目標，作者負責系統架構設計，軟硬件劃分以及部分模塊的硬件算法設計與實現。通過對H.264/AVC編碼器中主要模塊的算法復雜度的評估，算法特點的分析，同時考慮到編碼器系統的可伸縮性，可擴展性，本文采用了DSP+FPGA的系統架構。DSP充當核心處理器，而FPGA作為協處理器，針對編碼器中最復雜耗時的模塊一運動估計模塊，設計相應的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，其中一個主要的不同在于幀間預測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預測，可以改善運動補償精度，提高圖像質量和編碼效率，但同時也大大增加了編碼器的復雜度，因此需要設計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設計與實現，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設計中，將多處理器技術和流水線技術相結合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結構以提供高數據吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環境下建立測試平臺，完成了對整個設計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進行優化，從而使工作頻率最終達到134MHz，分析數據表明該模塊能夠滿足編碼器的實時性要求。
上傳時間： 2013-07-24
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糾錯碼技術是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼，在線性分組碼中，它具有最強的糾錯能力，既能糾正隨機錯誤，也能糾正突發錯誤，在深空通信、移動通信、磁盤陣列、光存儲及數字視頻廣播(DVB)等系統中具有廣泛的應用。 DVD是一種高容量的存儲媒質。DVD技術的應用很廣泛，在數字技術中占有重要地位。DVD系統中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進行糾錯，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發階段具有安全、方便、可隨時修改設計等不可替代的優點，在電子系統中采用FPGA可以極大的提升硬件系統設計的靈活性，可靠性，同時提高硬件開發的速度和降低系統的成本。FPGA的固有優點使其得到越來越廣泛的應用，FPGA設計技術也被越來越多的設計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實現方案，詳細分析了譯碼器的ME算法和改進BM算法的實現，針對ME算法提出了一種流水線結構的糾刪糾錯RS譯碼器實現方案，在譯碼器復雜度和延時上作了折衷，降低了譯碼器的復雜度并提高了最高工作頻率，利用有限域乘法器的特性對編譯碼電路進行優化。這些技術的采用大大的提高了RS編譯碼器的效率，節省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設計并成功實現了RS(208，192)編譯碼器。
上傳時間： 2013-07-20
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在傳統的電力電子電路中，DC/DC變換器通常采用模擬電路實現電壓或電流的控制。數字控制與模擬控制相比，有著顯著的優點，數字控制可以實現復雜的控制策略，同時大大提高系統的可靠性和靈活性，并易于實現系統的智能化。但目前數字控制基本上限于電力傳動領域，DC/DC變換器由于其開關頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發生等大多采用專用控制芯片實現。FPGA由于其快速性、靈活性及保密性等優點，近年來在數字控制領域受到越來越多的關注。基于FPGA的DC/DC變換器是電力電子領域重要的研究方向之一。本文研究了同步Buck變換器的建模、設計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發板實現了Buck變換器的全數字控制。 論文首先從Buck變換器的理論分析入手，根據它的物理特性，研究了該變換器的狀態空間平均模型和小信號分析。為了獲得高性能的開關電源，提出并分析了混雜模型設計方案，然后進行了控制器設計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結果。論文還著重論述了開關電源的數字控制器部分，數字控制器一般由三個主要功能模塊組成：模數轉換器、數字脈寬調制器(Digital PulseWidth Modulation：DPWM)和數字補償器。文中重點研究了DPWM和數字補償器，闡述了目前高頻數字控制變換器中存在的主要問題，特別是高頻狀態下DPWM分辨率較低，影響控制精度，甚至引起極限環(Limit Cycling)現象，對DPWM分辨率的提高與系統硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設計了兩種數字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統性能的目的。 設計完成后，作者使用ISE 9.1i軟件進行了FPGA實現的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設計，采用32MHz的硬件晶振實現了11-bit的DPWM分辨率，開關頻率達到1MHz，得到了滿意的系統性能，論文最后給出了仿真和實驗結果。
上傳時間： 2013-07-23
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在雷達信號偵察中運用寬帶數字接收技術是電子偵察的一個重要發展方向。數字信號處理由于其精度高、靈活性強、以及易于集成等特點而應用廣泛。電子系統數字化的最大障礙是寬帶高速A/D變換器的高速數據流與通用DSP處理能力的不匹配。而FPGA的廣泛應用，為解決上述矛盾提供了一種有效的方法。 本文利用FPGA技術，設計了具備高速信號處理能力的寬帶數字接收機平臺，并提出了數字接收機實現的可行性方法，以及對這些方法的驗證。具體來說就是如何利用單片的FPGA實現對雷達信號并行地實時檢測和參數估計。所做工作主要分為兩大部分： 1、適合于FPGA硬件實現的算法的確定及仿真：對A/D采樣信號采用自相關累加算法進行信號檢測，利用信號的相關性和噪聲的獨立性提高信噪比，通過給出檢測門限來估計信號的起止點。對于常規信號的頻率估計，采用Rife算法。通過Matlab仿真，表明上述算法在運算量和精度方面均有良好性能，適合用作FPGA硬件實現。 2、算法的FPGA硬件實現：針對原算法中極大消耗運算量的相關運算，考慮到FPGA并行處理的特點，將原算法修改為并行相關算法，并加入流水線，這樣處理極大地提高了系統的數據吞吐率。采用Xilinx公司的Virtex-4系列中的XC4VSX55芯片作為開發平臺完成設計，系統測試結果表明，本設計能正常工作，滿足系統設計要求。 文章的最后，結合系統設計給出幾種VHDL優化方法，主要圍繞系統的速度、結構和面積等問題展開討論。
上傳時間： 2013-06-25
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