本文主要研究了近年來發展很快的一種高效的調制技術——連續相位調制(CPM)。與其它調制技術相比，它具有較高的帶寬和功率利用率，這也令它在通信資源日益緊張的今天得到了越來越多的關注。CPM信號包含大量的信號形式，它們的共同特點是信號包絡恒定、相位連續，尤其適合于無線通信。 本文首先介紹了CPM信號的一般表達式及其功率譜密度公式，在此基礎上對CPM信號特性做了分析研究，并對其功率譜密度進行了計算機仿真，分析得出了CPM信號各調制參數的取值對其譜特性的影響；然后對CPM信號的各種解調方法進行了深入研究，對不同方法的解調性能作了仿真，通過比較分析得出解調性能、調制參數與系統實現復雜度之間相互制約的關系；最后，在前面分析研究的基礎上，完成了一個實際通信系統中信號檢測算法的。FPGA實現。
上傳時間： 2013-05-29
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在傳統的數字傳輸系統中，糾錯編碼與調制是各自獨立設計并實現的，譯碼與解調也是如此。80年代初，Ungerboeck根據調制解調與糾錯編碼的特點，提出了一種新的思想，稱作網格編碼調制，記為TCM。它是將調制解調與糾錯編碼當成一個整體來設計。它的中心思想是：采用編碼方法將信號空間做最佳分割，使已調信號矢量端點間有最大的距離。這樣就可以在相同發射功率、相同有效性的條件下提高信息傳輸的可靠性，特別適用于頻帶受限和功率受限信道。它在衛星通信和移動通信中的應用又使它成為研究熱點。 本文介紹了TCM編碼調制的基本原理，在此基礎上提出了一種新的TCM編碼的方法；介紹了卷積碼Viterbi譯碼的基本原理和步驟，在此基礎上分析了TCM的Viterbi譯碼的特點；研究了TCM在高斯白噪聲條件下的誤碼性能及其編碼增益，并在MATLAB上仿真來進行驗證；介紹了數字邏輯設計的基本方法和流程，在此基礎上介紹了基于FPGA的TCM系統的各個模塊。
上傳時間： 2013-07-26
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本文進行了基于FPGA的GPS直序偽碼擴頻接收機的設計和數字化硬件實現。論文首先對GPS衛星導航定位系統進行了分析，并對與數字化接收機直接相關聯的GPS信號中頻部分結合實際系統要求進行了設計和分析，由此確定了數字化偽碼捕獲跟蹤接收機研制的具體要求，之后完成了接收機中頻數字化方案設計。同時對偽碼捕獲跟蹤后端的載波捕獲跟蹤的實現方案進行了描述和分析。最后利用EDA工具在FPGA芯片上實現了GPS數字化接收機的偽碼捕獲跟蹤。 受工作環境的制約，GPS衛星接收機系統首先表現為功率受限系統，接收機必須滿足在低信噪比條件下工作。同時接收機與衛星間高動態產生的多普勒頻率，給接收機實現快速捕獲帶來了難度。通過仿真分析，綜合了實現難度和性能兩方面因素，針對小信噪比工作條件提出了改進型的序貫偽碼捕獲實施方案。同時按照捕獲概率和時間的要求，對接收機偏壓、上、下門限、NCO增益等進行了設計和仿真分析，確定了捕獲的數字化實現方案，偽碼跟蹤采用超前滯后環方案。捕獲完成后可使本地偽碼與接收偽碼的相對誤差保持在±1/4碼元范圍內，而跟蹤環路的跟蹤范圍為±4/3碼元，保證了捕獲到跟蹤的可靠銜接，同時采用可變環路帶寬措施解決了跟蹤速度和精度的矛盾。 在數字化實現設計中，給出了詳細的數字化實現方案和分析，這樣在保證工作精度的同時盡量減少硬件資源的開銷，利用EDA工具，采用Veilog設計語言在Xilinx的VirtexII系列的XC2V500fg256的FPGA上完成數字化接收機偽碼捕獲跟蹤的實現，并在其開發平臺上對數字化接收機進行了仿真驗證，在給定的工作條件下達到了設計性能和指標要求。
上傳時間： 2013-04-24
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本文分析了當代高精度地震勘探數據采集系統的發展現狀，研究了數據采集的A/D方法及理論、現場可編程門陣列(Field Programmable GateArray，FPGA)技術的發展及原理，串口通信的原理及實現。在此基礎上，探討了采用FPGA控制24位△∑模數轉換器來實現高精度地震勘探數據采集系統的實現思路，對探測傳感器或檢波器后端數據采集系統的信號A/D轉換、FPGA與外部接口設計、串口數據通信做了詳細的研究，尤其是在用FPGA來完成與外部ADC的接口控制上做了深入的開發和設計，整個接口控制模塊采用VHDL語言編寫，并同時將ROM、FIFO等數字邏輯模塊一起集成到一片FPGA芯片當中，并在Quartus Ⅱ6.0的開發平臺上通過了軟件仿真，時序仿真結果達到了系統要求。
上傳時間： 2013-05-21
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文章包括以下四個部分 一、單電源運放應用：基礎知識 二、單電源運放應用：基本電路 三、單電源運算放大器電路應用：濾波 四、單電源運算放大器的偏置與去耦電路設計
上傳時間： 2013-07-21
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TEA5767HN 基本資料： 高靈敏、低噪聲高頻放大器， 收音頻率：87.6MHz~108MHz，（支持頻率范圍在76MHz~87.5M
上傳時間： 2013-04-24
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由于其很強的糾錯性能和適合硬件實現的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經廣泛應用于衛星通信系統。然而隨著航天事業的發展，衛星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結合在研項目，在編譯碼算法、編譯碼器的設計與實現、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設計下載到XILINX的Virtex2 FPGA內部進行功能和時序確認，最終在整個數據傳輸系統中測試其性能。本文所實現的維特比譯碼器速率達160Mbps，遠遠高于目前國內此領域內的相關產品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設計和調試一根據已知條件，使用VHDL語言和原理圖混合輸入的方式設計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設計問題，包括編譯碼的基本結構，各個模塊的功能及實現策略，編譯碼器的時序、邏輯綜合等；根據軟件仿真結果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設計。利用卷積碼本身的特點，結合FPGA內部結構，采用并行卷積編碼和譯碼運算，設計出高速編譯碼器；對軟、硬件分別進行驗證和調試，并將驗證后的軟件下載到FPGA進行電路級調試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設備在整個數據傳輸系統中測試其性能(與沒有采用糾錯編碼的數傳系統進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳時間： 2013-04-24
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區截裝置測速法是現代靶場中彈丸測速的普遍方法，測時儀作為區截裝置測速系統的主要組成部分，其性能直接影響彈丸測速的可靠性和精度。本文根據測時儀的發展現狀，按照設計要求，設計了一種基于單片機和FPGA的高精度智能測時儀，系統工作穩定、操作方便、測時精度可達25ns。 本文詳細給出了系統的設計方案。該方案提出了一種在后端用單片機處理干擾信號的新方法，簡化了系統硬件電路的設計，提高了測時精度；提出了一種基于系統基準時間的測時方案，相對于傳統的測時方法，該方案為分析試驗過程提供了有效數據，進一步提高了系統工作的可靠性；給出了一種輸入信息處理的有效方法，保證了系統工作的穩定性。 本文設計了系統FPGA邏輯電路，包括輸入信號的整形濾波、輸入信號的捕捉、時基模塊、異步時鐘域間數據傳遞、與單片機通信、單片機I/O總線擴展等；實現了系統單片機程序，包括單片機和。FPGA的數據交換、干擾信號排除和彈丸測速測頻算法的實現、LCD液晶菜單的設計和打印機的控制、FLASH的讀寫、上電后對FPGA的配置、與上位機的通信等；分析了系統的誤差因素，給出了系統的誤差和相對誤差的計算公式；通過實驗室模擬測試以及靶場現場測試，結果表明系統工作可靠、精度滿足設計要求、人機界面友好。
上傳時間： 2013-07-25
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傳統的頻率調制和相位調制兩種數字調制方式都存在頻譜利用率低、抗多徑衰落能力差、功率譜衰減慢、帶外輻射嚴重等不足。正交振幅調制(QAM)是一種相位和振幅聯合控制的數字調制技術，它不僅可以得到更高的頻譜效率，而且可...
上傳時間： 2013-04-24
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隨著各種通信系統數量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調制技術不斷被應用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡調制技術，具有較高的頻譜利用率和功率利用率，廣泛應用于衛星通信系統和地面移動通信系統。因此，對于OQPSK全數字解調技術的研究具有一定的理論價值。 本文以軟件無線電和全數字解調的相關理論為指導，成功設計并實現了基于FPGA的OQPSK全數字解調。論文介紹了OQPSK全數字接收解調原理和基于軟件無線電設計思想的全數字接收機的基本結構，詳細闡述了當今OQPSK數字解調中載波頻率同步、載波相位同步、時鐘同步和數據幀同步的一些常用算法，并選擇了相應算法構建了三種系統級的實現方案。通過MATLAB對解調方案的仿真和性能分析，確定了FPGA中的系統實現方案。在此基礎上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發平臺上設計了同步解調系統中的各個模塊，還對各模塊和整個系統在ModelSim中進行了時序仿真驗證，并對設計中出現的問題進行了修正。最后，經過FPGA調試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統方案進行了最終的改進與調整。 實際測試結果表明，本文的設計最終能夠達到了預期的指標和要求。本課題設計經過時序和資源優化后還可以向ASIC和系統級SOC轉化，以進一步縮小系統體積、降低成本和提高電路的可靠性，因此具有良好的實際應用價值。
上傳時間： 2013-07-14
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