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高速設(shè)(shè)計(jì)

基于fpga的AES高速實(shí)現(xiàn)

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基于FPGA自適應(yīng)高速RS編譯碼器的IP核設(shè)計(jì)

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這是關(guān)于高速電路系統(tǒng)設(shè)計(jì)的一本書

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高速采樣保持放大器AD781

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《ALTERA FPGACPLD高級(jí)篇》高速串行差分接口（HSDI）設(shè)計(jì)實(shí)例

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cadence高速設(shè)計(jì)那本書用到的設(shè)計(jì)的例子

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VHDL設(shè)計(jì)的高速圖像采集模塊源碼

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為解決針對(duì)每一 CCD 象素的高速采集和實(shí)時(shí)計(jì)算機(jī)處理的問題

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關(guān)于高速數(shù)字電路設(shè)計(jì)的好資料

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基于高速串行BCD 碼除法的數(shù)字頻率計(jì)的設(shè)計(jì)

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