矩陣運(yùn)算是描述許多工程問(wèn)題中不可缺少的數(shù)學(xué)關(guān)系,矩陣運(yùn)算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點(diǎn),并且隨著動(dòng)態(tài)可配置技術(shù)的發(fā)展,靈活性也有了很大的提高。因此,尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是具有很大的現(xiàn)實(shí)意義,能夠?yàn)楦咚龠\(yùn)算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實(shí)用性與商用性,本文主要針對(duì)某種體積小、運(yùn)算速度和性能要求很高的特殊場(chǎng)合設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的矩陣運(yùn)算功能。通過(guò)系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計(jì)原理、DSP接口、IEEE-754標(biāo)準(zhǔn),深入學(xué)習(xí)浮點(diǎn)數(shù)及矩陣的基礎(chǔ)運(yùn)算以及硬件編程語(yǔ)言等內(nèi)容,根據(jù)矩陣運(yùn)算的特點(diǎn)和原理,討論了硬件設(shè)計(jì)方面重點(diǎn)對(duì)具體核心器件結(jié)構(gòu)、特點(diǎn)以及有關(guān)FPGA的設(shè)計(jì)流程和控制器Verilog HDL硬件編程語(yǔ)言代碼方面內(nèi)容,確定了基于FPGA浮點(diǎn)運(yùn)算及矩陣運(yùn)算單元的Verilog HDL設(shè)計(jì)方法,在Quartus II平臺(tái)上對(duì)其仿真、記錄運(yùn)算結(jié)果,并對(duì)采集到的數(shù)據(jù)結(jié)果進(jìn)行了深入分析與總結(jié)。 本設(shè)計(jì)通過(guò)幾種矩陣算法利用FPGA和MATLAB分別進(jìn)行了實(shí)現(xiàn)測(cè)試,驗(yàn)證了設(shè)計(jì)結(jié)果的正確性,證明了本設(shè)計(jì)中矩陣運(yùn)算速率的實(shí)用性與高效性,提高了系統(tǒng)資源利用率和系統(tǒng)可靠性,為今后在工程、軍事、通訊等生產(chǎn)生活各個(gè)領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
標(biāo)簽:
FPGA
矩陣運(yùn)算
算法研究
上傳時(shí)間:
2013-07-07
上傳用戶(hù):xuanjie