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1364

  • IEEE Std 1364-2001 Standard Verilog hardware description language

    ·IEEE Std 1364-2001 Standard Verilog hardware description language

    標簽： nbsp description Standard hardware

    上傳時間： 2013-06-20

    上傳用戶：蟲蟲蟲蟲蟲蟲

  • IEEE Std 1364.1-2002 IEEE Std. 1364.1 - 2002 IEEE Standard for Verilog Register Transfer Level Synth

    IEEE Std 1364.1-2002 IEEE Std. 1364.1 - 2002 IEEE Standard for Verilog Register Transfer Level Synthesis.rar

    標簽： IEEE 1364.1 2002 Std

    上傳時間： 2013-12-23

    上傳用戶：erkuizhang

  • IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.

    IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.

    標簽： Verilog iir_par IEEE 1364

    上傳時間： 2013-12-23

    上傳用戶：xiaoxiang

  • 傳感器基礎教程 ppt

    傳感器基礎教程 ppt

    標簽： 傳感器 基礎教程

    上傳時間： 2013-07-04

    上傳用戶：eeworm

  • Verilog HDL數字設計與綜合（第二版）

    ·本書從用戶的角度全面闡述了Verilog HDL語言的重要細節和基本設計方法，并詳細介紹了Verilog 2001版的主要改進部分。本書重點關注如何應用Verilog語言進行數字電路和系統的設計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級主題。書中的內容全部符合Verilog HDL IEEE 1364-2001標準。本書適合電子、計算機、自動控制等專業

    標簽： Verilog nbsp HDL 數字設計

    上傳時間： 2013-04-24

    上傳用戶：gyq

  • SystemVerilog for Design

    ·SystemVerilog is a rich set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). These extensions address two major aspects of HDL-based design. First, modeling ver

    標簽： nbsp SystemVerilog Design for

    上傳時間： 2013-07-14

    上傳用戶：ainimao

  • Verilog硬件描述語言

    Verilog硬件描述語言，第五版 Thomas&Moorby等著。 權威的Verilog介紹，包含IEEE-1364 2001 標準

    標簽： Verilog 硬件描述語言

    上傳時間： 2014-01-08

    上傳用戶：fxf126@126.com

  • RTL8192

    RTL8192CU_8188CUS_8188CE-VAU_WinCE6_v1.1.1364.20110221.1615

    標簽： 8188 CE-VAU_WinCE 20110221 8192 1364 1615 RTL CUS CU v1

    上傳時間： 2018-08-31

    上傳用戶：18236998535

  • SystemVerilog語言簡介,基本語法都有了

    SystemVerilog 語言簡介SystemVerilog是一種硬件描述和驗證語言（HDVL），它基于IEEE 1364-2001Verilog硬件描述語言（HDL），并對其進行了擴展，包括擴充了C語言數據類型、結構、壓縮和非壓縮數組、接口、斷言等等，這些都使得SystemVeri1og在一個更高的抽象層次上提高了設計建模的能力。SystemVerilog由Acce11era開發，它主要定位在芯片的實現和驗證流程上，并為系統級的設計流程提供了強大的連接能力。下面我們從幾個方面對SystemVerilog所作的增強進行簡要的介紹，期望能夠通過這個介紹使大家對SystemVerilog有一個概括性的了解。1.接口（Interface）Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設計的各個模塊定義端口，我們必須對期望的硬件設計有一個詳細的認識。不幸的是，在設計的早期，我們很難把握設計的細節。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，一個設計中的許多模塊往往具有相同的端口定義，在Verilog中，我們必須在每個模塊中進行相同的定義，這為我們增加了無謂的工作量。

    標簽： systemverilog

    上傳時間： 2022-07-01

    上傳用戶：得之我幸78

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