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  • 七天玩轉(zhuǎn)Altera:學(xué)習(xí)FPGA必經(jīng)之路

             七天玩轉(zhuǎn)Altera:學(xué)習(xí)FPGA必經(jīng)之路包括基礎(chǔ)篇、時(shí)序篇和驗(yàn)證篇三個(gè)部分。

    標(biāo)簽: Altera FPGA

    上傳時(shí)間: 2013-11-13

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  • Allegro16.2中文教程

    Allegro16.2中文教程

    標(biāo)簽: Allegro 16.2 教程

    上傳時(shí)間: 2014-01-22

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  • ORCAD9.2安裝方法

    ORCAD9.2安裝方法

    標(biāo)簽: ORCAD 9.2 安裝方法

    上傳時(shí)間: 2013-10-23

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  • MATLAB及其在FPGA中的應(yīng)用(第2版)

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    標(biāo)簽: MATLAB FPGA 中的應(yīng)用

    上傳時(shí)間: 2013-11-02

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  • NIOS教程2---點(diǎn)亮你的LED燈

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    標(biāo)簽: NIOS LED 教程

    上傳時(shí)間: 2013-10-16

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  • 5天學(xué)會(huì)protel99se的教程

    5天學(xué)會(huì)protel99se的教程

    標(biāo)簽: protel 99 se 教程

    上傳時(shí)間: 2014-06-18

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  • XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接

    XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接  The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

    標(biāo)簽: XAPP FPGA Bank 520

    上傳時(shí)間: 2013-11-06

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  • genesis9.0算號(hào)器_算號(hào)器視頻文件

    genesis9.0算號(hào)器提供genesis算號(hào)器使用視頻。安裝文件一定要放在小寫(xiě)英文路徑下,中文不行,有大寫(xiě)字母的英文也不行。1.算號(hào)器的只是算gnd的號(hào),要算get的號(hào),需要參考算號(hào)器的步驟。注意選擇破解有效時(shí)間。2.7天過(guò)期,30天過(guò)期,永不過(guò)期等。注意要用自己機(jī)器識(shí)別號(hào)去算,在get運(yùn)行彈出來(lái)的序號(hào)對(duì)話框里,有機(jī)器識(shí)別號(hào)。3.安裝完成,啟動(dòng)時(shí),填寫(xiě)進(jìn)入用戶名和密碼時(shí),一定不能用鼠標(biāo)。直接用回車鍵,否則失效。密碼框內(nèi)的密碼不可見(jiàn),輸完直接回車,即可進(jìn)入genesis界面。

    標(biāo)簽: genesis 9.0 算號(hào)器 視頻

    上傳時(shí)間: 2015-01-02

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  • Cadence SPB 15.2安裝指南

    本文主要介紹Cadence SPB 15.2軟件工具所要使用到的PC計(jì)算機(jī)最低要求配置及其安裝的方法。

    標(biāo)簽: Cadence 15.2 SPB 安裝指南

    上傳時(shí)間: 2013-10-14

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  • Allegro SPB V15.2 版新增功能

    15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開(kāi)啟 Setup - Constraints - Electrical constraint sets  下的 DRC 選項(xiàng).  點(diǎn)選 Electrical Constraints dialog box 下 Options 頁(yè)面 勾選 Z-Axis delay欄. 

    標(biāo)簽: Allegro 15.2 SPB

    上傳時(shí)間: 2013-11-12

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