網狐棋牌（家園版）最新版本7.1.1源代碼,開發文檔和工具
上傳時間： 2017-02-26
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最新版本的Linux內核，支持Intel、Alpha、PPC、Sparc、IA-64、ARM、MIPS、Amiga、 Atari和IBMs/390等，還支持32位大文件系統。而在Intel平臺上，物理內存最大支持可以達到64GB。加強對IDE和SCSI硬件系統的支持，并增強了對USB設備和3D加速卡的支持。雖然并不像人們期望的那樣有很大更新，但也好的多了。如果你還在使用舊版本的內核，趕快更新吧，絕對不會讓你失望！ Linux內核更新是越來越快了，可能由于Linux的普及，大家都開始關注了，各種安全隱患也越來越多。支持Intel、 Alpha、PPC、 Sparc、IA-64 、ARM、MIPS、Amiga、Atari和IBM s/390等，還支持32位大文件系統。而在Intel平臺上，物理內存最大支持可以達到64GB。加強對IDE和SCSI硬件系統的支持，并增強了對 USB設備和3D加速卡的支持
上傳時間： 2013-12-22
上傳用戶：caozhizhi
OGNL文檔包：----->最新版本！學習Struts2的必須幫助參考文檔，功能很強大！我自己今天從官方網站用CVS下載下來的，絕對是完整的 ＤＯＣ包，給大家分享一下！大家珍惜這個資源啊！
上傳時間： 2014-11-16
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最經典的網絡調試工具，這個是去掉廣告的版本，實測無BUG使用流暢，連接速度快
標簽： socket調試
上傳時間： 2022-07-21
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一個最新的uCOS-II的GCCAVR移植版本.zip
上傳時間： 2013-06-14
上傳用戶：qiao8960
變電站自動化系統在我國應用發展十多年來，為保障電網安全經濟運行發揮了重要作用。但目前也多少存在著二次接線復雜，自動化功能獨立、堆砌，缺少集成應用和協同操作，數據缺乏有效利用等問題。這些問題大多是由變電站整體數字化水平不高、缺乏能夠完備實現信息標準化和設備之間互操作的變電站通信標準造成的。 電力工業發展和市場化改革的深入對供電質量和電網安全經濟運行的要求不斷提高，作為輸配電系統的信息源和執行終端，變電站數字化、信息化的要求越發迫切，數字化變電站成為變電站自動化系統的發展方向。電子式電流/電壓互感器、智能開關等智能化一次設備的誕生使建設數字化變電站成為可能，高速、可靠和開放的通信網絡以及完備的通信系統標準是數字化變電站實現的保障，特別是最新頒布的變電站通信網絡與系統的國際標準-IEC 61850為建設數字化變電站提供了全面規范。本文以IEC 61850和基于IEC 61850的數字化變電站通信網絡為研究對象，結合新架構的全網絡化數字保護平臺與試驗系統研制的具體實踐，展開專門研究，主要內容包括： ◇ IEC 61850的理論分析①揭示了IEC 61850與數字化變電站的內在關聯。 ②總結了IEC 61850的內涵，通過分析說明IEC 61850不再是簡單的通信協議，更多意味的是變電站自動化系統的功能建模方法。 ③歸納了IEC 61850的主要技術特征，包括功能分層的變電站、面向對象的信息模型、功能與通信的解耦、變電站配置語言和面向對象的數據自描述等。 ④從“類”的角度入手分析了IEC 61850信息模型，指出信息模型具備了類的共性和特性。以合并單元為例，對信息模型的屬性和服務進行了具體分析。 ◇ IEC 61850的應用研究①從系統和設備兩個層面總結了實踐IEC 61850的一般步驟。 ②分析了采樣值傳輸(SVC)和通用變電站事件(GSE)2類重要的通信服務。 ③研究了核心ACSI、GOOSE、SMV、GSE管理、GSSE，時間及時間同步等通信模型的特殊通信服務映射。 ④討論了信息模型實體的構建方法，即如何讓設備的實際功能、運行機制和數據能夠準確和完備的實現設備對應信息模型的所有細節。IEC 61850沒有對實現標準的具體方法作出規定，這給各廠商在技術實現上留出了足夠的自由發揮空間。但同時我們注意到若僅在“形態”層面上實踐IEC 61850，而不顧及IEC 61850的內涵和應用價值，則可能無法實現IEC 61850的預定目標或使IEC 61850的有益效果大打折扣。出于如此考慮，在提出3種可能的構建方案的基礎上，經過分析從中選擇出作者認為最優的方案，并給出了示例。 ◇基于IEC 61850的數字化變電站通信網絡(CNDS)的研究①在分析以太網介質訪問控制方法的基礎上，針對標準以太網存在延時不確定的問題，總結了提高以太網實時性能的主要措施，并從中選擇出適用于CNDS的措施。 ②分析了CNDS的特征，特別是與同樣基于以太網的一般局域網的區別，針對CNDS在網絡可靠性和安全性等方面的特殊要求，提出了應對措施和解決方案。 ③提出了過程子網和全站惟一網絡2種組網方案。通過分析各自的特點與實現難度，指出過程子網目前較易實現，而全站惟一網絡將憑借信息高度共享等優勢成為CNDS的最終形態。闡述了VLAN、由交換機實現網絡冗余等組網技術在SAS中的應用方法及IED自身通信冗余的實現方法。 ④歸納了CNDS數據流的類型和到達時間規律：建立了簡單數據流模型為表征數據流、研究數據流業務特征和分析CNDS性能提供了有用工具；分析了TcP協議及其運行機制，提出了TcP應用于CNDS的優化方法。 ⑤利用OPNET網絡仿真技術，建立了EMAC和TCP/IP仿真節點模型，對以太網、TCP和交換式以太網的基本特征等進行了仿真研究；依據CNDS實際承載的功能，建立了過程子網和站級網絡的動態仿真模型，圍繞網絡延時和端到端延時等網絡性能指標，對不同組網方式和應用功能下的網絡性能進行了考察，得出了具有普遍適用性的結論和建議，為分析解決此類問題提供了通用方法。 ◇可接入CNDS的全網絡化數字保護平臺與試驗系統的設計與實現①闡述了一種新架構的、能夠無縫接入CNDS并具有多種運行方式的全網絡化數字保護平臺與試驗系統的軟硬設計和實現方法。提出了適用于數字保護的RTOS多任務劃分方法。 ②以饋線保護測控裝置為例，建立了平臺的IEC 61850信息模型。以此為基礎，在平臺內部實現了利用SMV和GOOSE報文傳輸采樣值和開入/開出信息，即實現了遵循IEC 61850的過程層通信，為平臺接入IEC 61850系統和數字化變電站做好了準備。 ③進行了保護測量功能和過程層通信試驗，驗證了平臺的可用性和過程層通信的可靠性，為類似設計方法在間隔層IED上的應用提供了可信依據。
上傳時間： 2013-05-28
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現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
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ARM ADS全稱為ARM Developer Suite。是ARM公司推出的新一代ARM集成開發工具。現在ADS的最新版本是1.2，它取代了早期的ADS1.1和ADS1.0。它除了可以安裝在Windows NT4，Windows 2000，Windows 98和Windows 95操作系統下，還支持Windows XP和Windows Me操作系統。 ADS由命令行開發工具，ARM時實庫，GUI開發環境(Code Warrior和AXD)，實用程序和支持軟件組成。 有了這些部件，用戶就可以為ARM系列的
上傳時間： 2013-04-24
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隨著各種通信系統數量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調制技術不斷被應用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡調制技術，具有較高的頻譜利用率和功率利用率，廣泛應用于衛星通信系統和地面移動通信系統。因此，對于OQPSK全數字解調技術的研究具有一定的理論價值。 本文以軟件無線電和全數字解調的相關理論為指導，成功設計并實現了基于FPGA的OQPSK全數字解調。論文介紹了OQPSK全數字接收解調原理和基于軟件無線電設計思想的全數字接收機的基本結構，詳細闡述了當今OQPSK數字解調中載波頻率同步、載波相位同步、時鐘同步和數據幀同步的一些常用算法，并選擇了相應算法構建了三種系統級的實現方案。通過MATLAB對解調方案的仿真和性能分析，確定了FPGA中的系統實現方案。在此基礎上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發平臺上設計了同步解調系統中的各個模塊，還對各模塊和整個系統在ModelSim中進行了時序仿真驗證，并對設計中出現的問題進行了修正。最后，經過FPGA調試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統方案進行了最終的改進與調整。 實際測試結果表明，本文的設計最終能夠達到了預期的指標和要求。本課題設計經過時序和資源優化后還可以向ASIC和系統級SOC轉化，以進一步縮小系統體積、降低成本和提高電路的可靠性，因此具有良好的實際應用價值。
上傳時間： 2013-07-14
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·T.264源代碼(基于VC開發環境 最新版本)
上傳時間： 2013-06-25
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