近年來,隨著微電子技術的高速發展,數字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現這些算法芯片的研究成為信息產業的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優的狀態,可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統的實現.
上傳時間： 2013-05-31
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隨著數字信號處理技術應用的不斷深入，數字信號處理系統的實現面臨著很多挑戰，其中面臨的四個主要問題是：速度、設計規模、功耗和開發周期。因此許多數字信號處理的實現方法被提出，其中基于FPGA的實現技術就是其中的重要技術之一。 本文以數字信號處理系統的實現為應用背景，著重研究了基于FPGA的數字濾波器實現技術。本文分為兩個主要部分： 第一部分以Xilinx公司的FPGA為例，總結了FPGA設計的基本方法及設計流程，并在此基礎上介紹了一種用于產品快速開發的設計方式—基于SystemGenerator的設計方式，這種設計方式向數字信號處理系統的設計者提供了自上而下的FPGA解決方案。 第二部分系統地研究了基于FPGA的數字濾波器實現技術。該部分首先研究了三種適合于FPGA的FIR濾波器實現方法，直接結構、轉置結構及分布式算法。其次，討論了針對直接結構FIR濾波器的乘法器優化技術，CSD編碼和系數分解，以及針對轉置結構FIR濾波器的乘法器優化技術，簡化加法器圖，并結合實例給出了它們的優化效果。再次，介紹了直接結構FIR濾波器中常用多操作數加法實現方法，二叉樹和Wallace樹，并在Wallace樹的基礎上提出了一種適合于FPGA的1比特多操作數加法結構，這種實現結構在實現采樣字長與系數字長均為l比特的FIR濾波器時，使FPGA的資源利用率得到明顯提高。最后還給出了三種FIR濾波器實現方法在FPGA中應用的優缺點及其適用性，并給出了一個帶通濾波器的設計實例。 論文的研究成果已應用于“北斗一號”導航定位接收機中。
上傳時間： 2013-08-01
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本文結合工程需要詳細論述了一種數字相位計的實現方法，該方法是基于FPGA(現場可編程門陣列)芯片運用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發，分析了傳統相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進行FFT變換，通過頻譜分析，實現對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現數字相位計核心FFT算法中的優勢。在優化的硬件結構中，利用多個乘法器并行運算的方式加快了蝶形運算單元的運算速度；內置雙端口RAM、旋轉因子ROM使數據存儲的速度得到提高；采用了流水線的工作方式使數據的存儲、運算在時間上達到匹配。整個設計采用VHDL(超高速硬件描述語言)語言作為系統內部硬件結構的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結果表明，基于FPGA實現的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運算64點數據僅需27.5us，最大誤差在1％之內。
上傳時間： 2013-05-16
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雙基地合成孔徑雷達(簡稱雙基地SAR或Bistatic SAR)是一種新的成像雷達，也是當今SAR技術的一個發展方向，在軍用及民用領域都具有良好的應用前景，近年來成為研究的熱點。本文則側重于研究雙基地SAR的距離一多普勒(R-D)成像算法的實現。 在雙基地SAR系統及成像算法的研究方面，推導了雙基地SAR的系統分辨特性及雷達方程，分析了主要系統參數之間的約束關系。針對正側視機載雙基地SAR系統，本文對距離一多普勒算法進行了推廣。最后得到點目標的仿真結果。 在成像算法的FPGA實現上，在System Generator環境下對算法進行定點仿真。完成距離一多普勒成像算法的硬件實現，其中包括了FFT快速傅立葉變換、硬件乘法器、：Rocket I/O接口設計、DCM數字時鐘管理等主要部分。針對硬件實現的特點，對算法的部分運算進行了簡化。 為了對算法實現進行驗證，設計開發了該算法的硬件測試平臺。主要基于ML310評估板上XC2VP30芯片中嵌入的Power PC 405，完成其硬件部分的設計，主要包括了Aurora協議接口、RS-232串行接口、DDR RAM接口以及其它如中斷、時鐘等部分。
上傳時間： 2013-07-26
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目錄 第1章 概述 1.1 采用C語言提高編制單片機應用程序的效率 1.2 C語言具有突出的優點 1.3 AvR單片機簡介 1.4 AvR單片機的C編譯器簡介 第2章 學習AVR單片機C程序設計所用的軟件及實驗器材介紹 2.1 IAR Enlbedded Workbench IDE C語言編譯器 2.2 AVR Studio集成開發環境 2.3 PonyProg2000下載軟件及SL—ISP下載軟件 2.4 AVR DEM0單片機綜合實驗板 2.5 AvR單片機JTAG仿真器 2.6 并口下載器 2.7 通用型多功能USB編程器 第3章 AvR單片機開發軟件的安裝及第一個入門程序 3.1 安裝IAR for AVR 4.30集成開發環境 3.2 安裝AVR Studio集成開發環境 3.3 安裝PonyProg2000下載軟件 3.4 安裝SLISP下載軟件 3.5 AvR單片機開發過程 3.6 第一個AVR入門程序 第4章 AVR單片機的主要特性及基本結構 4.1 ATMEGA16(L)單片機的產品特性 4.2 ATMEGA16(L)單片機的基本組成及引腳配置 4.3 AvR單片機的CPU內核 4.4 AvR的存儲器 4.5 系統時鐘及時鐘選項 4.6 電源管理及睡眠模式 4.7 系統控制和復位 4.8 中斷 第5章 C語言基礎知識 5.1 C語言的標識符與關鍵字 5.2 數據類型 5.3 AVR單片機的數據存儲空間 5.4 常量、變量及存儲方式 5.5 數組 5.6 C語言的運算 5.7 流程控制 5.8 函數 5.9 指針 5.10 結構體 5.11 共用體 5.12 中斷函數 第6章 ATMEGA16(L)的I/O端口使用 6.1 ATMEGAl6(L)的I/O端口 6.2 ATMEGAl6(L)中4組通用數字I/O端口的應用設置 6.3 ATMEGA16(L)的I/O端口使用注意事項 6.4 ATMEGAl6(L)PB口輸出實驗 6.5 8位數碼管測試 6.6 獨立式按鍵開關的使用 6.7 發光二極管的移動控制(跑馬燈實驗) 6.8 0～99數字的加減控制 6.9 4×4行列式按鍵開關的使用 第7章 ATMEGAl6(L)的中斷系統使用 7.1 ATMEGA16(L)的中斷系統 7.2 相關的中斷控制寄存器 7.3 INT1外部中斷實驗 7.4 INTO／INTl中斷計數實驗 7.5 INTO／INTl中斷嵌套實驗 7.6 2路防盜報警器實驗 7.7 低功耗睡眠模式下的按鍵中斷 7.8 4×4行列式按鍵的睡眠模式中斷喚醒設計 第8章 ATMEGAl6(L)驅動16×2點陣字符液晶模塊 8.1 16×2點陣字符液晶顯示器概述 8.2 液晶顯示器的突出優點 8.3 16×2字符型液晶顯示模塊(LCM)特性 8.4 16×2字符型液晶顯示模塊(LCM)引腳及功能 8.5 16×2字符型液晶顯示模塊(LCM)的內部結構 8.6 液晶顯示控制驅動集成電路HD44780特點 8.7 HD44780工作原理 8.8 LCD控制器指令 8.9 LCM工作時序 8.10 8位數據傳送的ATMEGAl6(L)驅動16×2點陣字符液晶模塊的子函數 8.11 8位數據傳送的16×2 LCM演示程序1 8.12 8位數據傳送的16×2 LCM演示程序2 8.13 4位數據傳送的ATMEGA16(L)驅動16×2點陣字符液晶模塊的子函數 8.14 4位數據傳送的16×2 LCM演示程序 第9章 ATMEGA16(L)的定時/計數器 9.1 預分頻器和多路選擇器 9.2 8位定時/計時器T/C0 9.3 8位定時/計數器0的寄存器 9.4 16位定時/計數器T/C1 9.5 16位定時/計數器1的寄存器 9.6 8位定時/計數器T/C2 9.7 8位T/C2的寄存器 9.8 ICC6.31A C語言編譯器安裝 9.9 定時/計數器1的計時實驗 9.10 定時/計數器0的中斷實驗 9.11 4位顯示秒表實驗 9.12 比較匹配中斷及定時溢出中斷的測試實驗 9.13 PWM測試實驗 9.14 0～5 V數字電壓調整器 9.15 定時器(計數器)0的計數實驗 9.16 定時/計數器1的輸入捕獲實驗 ......
上傳時間： 2013-07-30
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隨著技術的飛速發展,電力電子裝置如變頻設備、變流設備等容量日益擴大,數量日益增多,使得電網中的諧波污染日益嚴重,給電力系統和各類用電設備帶來危害,輕則增加能耗,縮短設備使用壽命,重則造成用電事故,影響安全生產.電力系統中的諧波問題早在20世紀20年代就引起了人們的注意.近年來,產生諧波的設備類型及數量均已劇增,并將繼續增長,諧波造成的危害也日趨嚴重.該論文分析比較了傳統測量諧波裝置和基于FPGA的新型諧波測量儀器的特性.分析了基于FFT的諧波測量方法,綜述了可編程元器件的發展過程、主要工藝發展及目前的應用情況,并介紹了一種主流硬件描述語言Verilog HDL的語法及其具體應用.分析了高速數字信號系統的信號完整性問題,提出了使用FPGA實現的整合處理器解決高速數字系統信號完整性問題的方法,并比較分析了各種主流的整合處理器解決方案的優缺點.分析了使用實時操作系統進行復雜嵌入式系統軟件開發的優缺點,并在該系統軟件開發中成功移植應用了實時操作系統UCOSII,改造了該操作系統中內存管理方式.研究了使用FPGA實現FFT算法的優缺點,對比分析了主要硬件實現架構的性能和優缺點,提出了一種基于浮點數的FFT算法FPGA實現架構,詳細設計了基于浮點數的硬件乘法器和加法器.該設計架構運行穩定,計算速度快捷.并通過實際仿真驗證了該設計的正確性和優越性.最終通過以上工作設計實現了一種新型的基于FPGA的諧波測量儀,該儀器的變送單元和采樣單元通過實際型式試驗檢驗,符合設計要求.該儀器的FPGA單元通過系統仿真,符合設計要求.
上傳時間： 2013-04-24
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糾錯碼技術是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼，在線性分組碼中，它具有最強的糾錯能力，既能糾正隨機錯誤，也能糾正突發錯誤，在深空通信、移動通信、磁盤陣列、光存儲及數字視頻廣播(DVB)等系統中具有廣泛的應用。 DVD是一種高容量的存儲媒質。DVD技術的應用很廣泛，在數字技術中占有重要地位。DVD系統中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進行糾錯，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發階段具有安全、方便、可隨時修改設計等不可替代的優點，在電子系統中采用FPGA可以極大的提升硬件系統設計的靈活性，可靠性，同時提高硬件開發的速度和降低系統的成本。FPGA的固有優點使其得到越來越廣泛的應用，FPGA設計技術也被越來越多的設計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實現方案，詳細分析了譯碼器的ME算法和改進BM算法的實現，針對ME算法提出了一種流水線結構的糾刪糾錯RS譯碼器實現方案，在譯碼器復雜度和延時上作了折衷，降低了譯碼器的復雜度并提高了最高工作頻率，利用有限域乘法器的特性對編譯碼電路進行優化。這些技術的采用大大的提高了RS編譯碼器的效率，節省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設計并成功實現了RS(208，192)編譯碼器。
上傳時間： 2013-07-20
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在很多高精度計算場合需要采用浮點運算。過去用門電路進行各種運算通常為定點運算，但其計算精度有限。隨著現場可編程門陣（FPGA）的迅速發展，可以采用FPGA實現浮點運算。 本文首先介紹定點數和浮點數的格式，完成基于FPGA的幾種常用浮點運算器的VHDL設計，包括浮點數與定點數之間的相互轉換，浮點加法器、減法器、乘法器以及除法器。在這些浮點運算單元電路中采用多級流水線技術，并在某些方面優化算法，提高了運算器的性能。在此基礎上討論浮點運算器的應用，通過調用自主開發的浮點乘、加模塊設計浮點FIR濾波器，并將其應用于正交中頻采樣，結果表明浮點運算的正交中頻采樣可以得到更高的鏡頻抑制比。最后應用浮點運算模塊設計浮點FFT處理器，在FPGA中實現高精度的FFT處理。
上傳時間： 2013-05-20
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基于FPGA的靜止圖像壓縮系統的研究-JPEG編碼器的設計電力電子與電力傳動數字圖像在人們生活中的應用越來越廣泛，由于原始圖像數據量比較大，因此數字圖像壓縮技術逐漸成為圖像應用的一個核心環節。在數字圖像壓縮領域，國際標準化組織于1992年推出的JPEG標準應用最為廣泛。 本文基于FPGA設計了JPEG圖像壓縮系統，通過改進算法，優化結構，在合理的利用硬件資源的條件下，有效的挖掘出算法內部的并行性。改進了DCT變換算法，設計了并行查找表結構的乘法器，采用了流水線優化算法來解決時間并行性問題，提高了DCT模塊的運算速度。依據Huffman編碼表的規律性，采用并行查找表結構，用較少的存儲單元完成了Huffman編碼運算，同時提高了編碼速度。整個設計通過EDA軟件進行了邏輯綜合及功能與時序仿真。綜合和仿真結果表明，本文提出的算法在速度和資源利用方面均達到了較好的狀態，可滿足實時JPEG圖像壓縮的要求。 設計了一個硬件開發平臺，對JPEG圖像壓縮系統進行了驗證。硬件平臺上使用ADV7181B來實現AD轉換；使用TI公司TMS320C6416型DSP芯片實現了系統配置以及通過PCI接口與上位機PC的實現數據交換；使用Microsoft VC++6．0開發平臺開發了系統控制軟件平臺，實現對整個壓縮系統的控制。
上傳時間： 2013-05-24
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軟件無線電(SDR，Software Defined Radio)由于具備傳統無線電技術無可比擬的優越性，已成為業界公認的現代無線電通信技術的發展方向。理想的軟件無線電系統強調體系結構的開放性和可編程性，減少靈活性著的硬件電路，把數字化處理(ADC和DAC)盡可能靠近天線，通過軟件的更新改變硬件的配置、結構和功能。目前，直接對射頻(RF)進行采樣的技術尚未實現普及的產品化，而用數字變頻器在中頻進行數字化是普遍采用的方法，其主要思想是，數字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘，再經插值或抽取濾波，其結果是，輸入信號頻譜搬移到所需頻帶，數據速率也相應改變，以供后續模塊做進一步處理。數字變頻器在發射設備和接收設備中分別稱為數字上變頻器(DUC，Digital Upper Converter)和數字下變頻器(DDC，Digital Down Converter)，它們是軟件無線電通信設備的關鍵部什。大規模可編程邏輯器件的應用為現代通信系統的設計帶來極大的靈活性。基于FPGA的數字變頻器設計是深受廣大設計人員歡迎的設計手段。本文的重點研究是數字下變頻器(DDC)，然而將它與數字上變頻器(DUC)完全割裂后進行研究顯然是不妥的，因此，本文對數字上變頻器也作適當介紹。 第一章簡要闡述了軟件無線電及數字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。 第二章介紹了數控振蕩器(NCO)，介紹了兩種實現方法，即基于查找表和基于CORDIC算法的實現。對CORDIc算法作了重點介紹，給出了傳統算法和改進算法，并對基于傳統CORDIC算法的NCO的FPGA實現進行了EDA仿真。 第三章介紹了變速率采樣技術，重點介紹了軟件無線電中廣泛采用的級聯積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補償法，對前者進行了基于Matlab的理論仿真和FPGA實現的EDA仿真，后者只進行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band，HB)濾波器，對基于分布式算法的半帶濾波器的FPGA實現進行了EDA仿真，最后簡要介紹了FIR的多相結構。 第五章對數字下變頻器系統進行了噪聲綜合分析，給出了一個噪聲模型。 第六章介紹了數字下變頻器在短波電臺中頻數字化應用中的一個實例，給出了測試結果，重點介紹了下變頻器的：FPGA實現，其對應的VHDL程序收錄在本文最后的附錄中，希望對從事該領域設計的技術人員具有一定參考價值。
上傳時間： 2013-06-09
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