PCA9519 是一個4 通道的I2C 總線/SMBus 中繼器，可以實現(xiàn)將低電壓兩線串行總線接口的處理器與標準的I2C 總線或SMBus I/O 相連。該中繼器在電平轉(zhuǎn)換中保持I2C 總線系統(tǒng)所有的模式和特點的同時，允許通過給數(shù)據(jù)總線（SDA）和時鐘總線（SCK）提供雙向緩沖區(qū)來擴展I2C 總線，從而使I2C 總線或SMBus 在高電壓下最大容限電容為400PF。SDA 和SCL 引腳具有耐壓保護功能，當PCA9519 掉電時，均呈現(xiàn)出高阻抗特性。
上傳時間： 2013-11-23
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一：微電腦設計11.1：微電腦基本結(jié)構(gòu)11.2：單芯片微電腦21.3：單芯片微電腦種類3二：MCS51架構(gòu)介紹62.1：接腳說明62.2：內(nèi)部構(gòu)造圖72.3：系統(tǒng)時序82.4：內(nèi)存結(jié)構(gòu)92.5：系統(tǒng)重制142.6：中斷結(jié)構(gòu)15三：LCD簡介243.1：簡介243.2：內(nèi)部結(jié)構(gòu)263.3：模塊指令29圖1-1 微電腦基本結(jié)構(gòu)1表1-1 MCS-51 單芯片比較.5圖2-1 MCS-51 接腳圖.6圖2-2 內(nèi)部結(jié)構(gòu)方塊圖8圖2-3 MCS-51 指令執(zhí)行時序.9圖2-4 MCS-51 內(nèi)部數(shù)據(jù)存儲器.10圖2-5 MCS-51 程序內(nèi)存結(jié)構(gòu)圖.10圖2-6 MCS-51內(nèi)部數(shù)據(jù)存儲器結(jié)構(gòu)11圖2-7 特殊功能緩存器12表2-1 特殊功能緩存器(SFC)初值設定.13圖2-8 數(shù)據(jù)存儲器結(jié)構(gòu)圖13表2-2 SFR重置設定值.15表2-3 中斷向量17圖2-9 中斷結(jié)構(gòu)方塊圖18表2-4 中斷致能緩存器IE19表2-5 中斷優(yōu)先權(quán)緩存器(IP) .20表2-6 中斷源優(yōu)先權(quán)順序21表2-7 計時/計數(shù)控制緩存器TCON.21表2-8 計時/計數(shù)模式設定.23圖3-1 LCD 的接口電路方圖24表3-1 LCD 接腳說明25表3-2 控制腳功能25表3-3 LCD 模塊地址對映26表3-4 字符產(chǎn)生器與字型碼對映27表3-5 LCD 內(nèi)字型表28表3-6 LCD 控制指令表32圖3-2 初始化流程圖33表4-1 功能說明34圖4-1 電路圖35圖4-2 程序流程圖36此篇專題主要研究是利用8051芯片制作出電子鐘，利用LCD當作顯示介面，并且設置有鬧鈴功能，是很可以融入生活的小家電。關鍵詞: AT89C51，LCD，電子鍾，數(shù)字鐘，鬧鈴。四：電子鐘344.1：相關知識344.2：功能說明344.3`:流程圖36五：心得感想41六：程序代碼42附錄：MCS51指令集.54參考數(shù)據(jù)60
上傳時間： 2013-10-11
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單片機設計助理 V2.4
上傳時間： 2013-11-11
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含原理圖+電路圖+程序的波形發(fā)生器:在工作中，我們常常會用到波形發(fā)生器，它是使用頻度很高的電子儀器。現(xiàn)在的波形發(fā)生器都采用單片機來構(gòu)成。單片機波形發(fā)生器是以單片機核心，配相應的外圍電路和功能軟件，能實現(xiàn)各種波形發(fā)生的應用系統(tǒng)，它由硬件部分和軟件部分組成，硬件是系統(tǒng)的基礎，軟件則是在硬件的基礎上，對其合理的調(diào)配和使用，從而完成波形發(fā)生的任務。 波形發(fā)生器的技術指標：（1） 波形類型：方型、正弦波、三角波、鋸齒波；（2） 幅值電壓：1V、2V、3V、4V、5V；（3） 頻率值：10HZ、20HZ、50HZ、100HZ、200HZ、500HZ、1KHZ；（4） 輸出極性：雙極性操作設計1、 機器通電后，系統(tǒng)進行初始化，LED在面板上顯示6個0，表示系統(tǒng)處于初始狀態(tài)，等待用戶輸入設置命令，此時，無任何波形信號輸出。2、 用戶按下“F”、“V”、“W”，可以分別進入頻率，幅值波形設置，使系統(tǒng)進入設置狀態(tài)，相應的數(shù)碼管顯示“一”，此時，按其它鍵，無效；3、 在進入某一設置狀態(tài)后，輸入0~9等數(shù)字鍵，（數(shù)字鍵僅在設置狀態(tài)時，有效）為欲輸出的波形設置相應參數(shù)，LED將參數(shù)顯示在面板上；4、 如果在設置中，要改變已設定的參數(shù)，可按下“CL”鍵，清除所有已設定參數(shù)，系統(tǒng)恢復初始狀態(tài)，LED顯示6個0，等待重新輸入命令；5、 當必要的參數(shù)設定完畢后，所有參數(shù)顯示于LED上，用戶按下“EN”鍵，系統(tǒng)會將各波形參數(shù)傳遞到波形產(chǎn)生模塊中，以便控制波形發(fā)生，實現(xiàn)不同頻率，不同電壓幅值，不同類型波形的輸出；6、 用戶按下“EN”鍵后，波形發(fā)生器開始輸出滿足參數(shù)的波形信號，面板上相應類型的運行指示燈閃爍，表示波形正在輸出，LED顯示波形類型編號，頻率值、電壓幅值等波形參數(shù)；7、 波形發(fā)生器在輸出信號時，按下任意一個鍵，就停止波形信號輸出，等待重新設置參數(shù)，設置過程如上所述，如果不改變參數(shù)，可按下“EN”鍵，繼續(xù)輸出原波形信號；8、 要停止波形發(fā)生器的使用，可按下復位按鈕，將系統(tǒng)復位，然后關閉電源。硬件組成部分通過綜合比較，決定選用獲得廣泛應用，性能價格高的常用芯片來構(gòu)成硬件電路。單片機采用MCS-51系列的89C51（一塊）,74LS244和74LS373（各一塊）,反相驅(qū)動器 ULN2803A（一塊）,運算放大器 LM324（一塊） 波形發(fā)生器的硬件電路由單片機、鍵盤顯示器接口電路、波形轉(zhuǎn)換（D/ A）電路和電源線路等四部分構(gòu)成。1.單片機電路功能：形成掃描碼，鍵值識別，鍵功能處理，完成參數(shù)設置；形成顯示段碼,向LED顯示接口電路輸出；產(chǎn)生定時中斷；形成波形的數(shù)字編碼,并輸出到D/A接口電路；如電路原理圖所示： 89C51的P0口和P2口作為擴展I/O口，與8255、0832、74LS373相連接，可尋址片外的寄存器。單片機尋址外設，采用存儲器映像方式，外部接口芯片與內(nèi)部存儲器統(tǒng)一編址，89Ｃ51提供16根地址線P0（分時復用）和P2，P2口提供高8位地址線，P0口提供低8位地址線。P0口同時還要負責與8255，0832的數(shù)據(jù)傳遞。P2.7是8255的片選信號，P2.6是0832（1）的片選，P2.5是0832（2）的片選，低電平有效，P0.0、P0.1經(jīng)過74LS373鎖存后，送到8255的A1、A2作，片內(nèi)A口，B口，C口，控制口等寄存器的字選。89C51的P1口的低4位連接4只發(fā)光三極管，作為波形類型指示燈，表示正在輸出的波形是什么類型。單片機89C51內(nèi)部有兩個定時器/計數(shù)器，在波形發(fā)生器中使用T0作為中斷源。不同的頻率值對應不同的定時初值，定時器的溢出信號作為中斷請求。控制定時器中斷的特殊功能寄存器設置如下：定時控制寄存器TCON＝（０００１００００）工作方式選擇寄存器（TMOD）＝（００００００００）中斷允許控制寄存器（IE）＝（１０００００１０）2、鍵盤顯示器接口電路功能：驅(qū)動6位數(shù)碼管動態(tài)顯示； 提供響應界面； 掃面鍵盤； 提供輸入按鍵。由并口芯片8255，鎖存器74LS273，74LS244，反向驅(qū)動器ULN2803A，6位共陰極數(shù)碼管（LED）和4×4行列式鍵盤組成。8255的C口作為鍵盤的I/O接口，C口的低4位輸出到掃描碼，高4位作為輸入行狀態(tài)，按鍵的分布如圖所示。8255的A口作為LED段碼輸出口，與74LS244相連接，B口作為LED的位選信號輸出口，與ULN2803A相連接。8255內(nèi)部的4個寄存器地址分配如下：控制口:7FFFH , A口:7FFFCH , B口:7FFDH , C口:7FFEH 3、D/A電路功能：將波形樣值的數(shù)字編碼轉(zhuǎn)換成模擬值；完成單極性向雙極性的波形輸出；構(gòu)成由兩片0832和一塊LM324運放組成。0832（1）是參考電壓提供者，單片機向0832（1）內(nèi)的鎖存器送數(shù)字編碼，不同的編碼會產(chǎn)生不同的輸出值，在本發(fā)生器中，可輸出1V、2V、3V、4V、5V等五個模擬值，這些值作為0832（2）的參考電壓，使0832（2）輸出波形信號時，其幅度是可調(diào)的。0832（2）用于產(chǎn)生各種波形信號，單片機在波形產(chǎn)生程序的控制下，生成波形樣值編碼，并送到0832（2）中的鎖存器，經(jīng)過D/A轉(zhuǎn)換，得到波形的模擬樣值點，假如N個點就構(gòu)成波形的一個周期，那么0832（2）輸出N個樣值點后，樣值點形成運動軌跡，就是波形信號的一個周期。重復輸出N個點后，由此成第二個周期，第三個周期……。這樣0832（2）就能連續(xù)的輸出周期變化的波形信號。運放A1是直流放大器，運放A2是單極性電壓放大器，運放A3是雙極性驅(qū)動放大器，使波形信號能帶得起負載。地址分配：0832（1）：DFFFH ，0832（2）：BFFFH4、電源電路：功能：為波形發(fā)生器提供直流能量；構(gòu)成由變壓器、整流硅堆，穩(wěn)壓塊7805組成。220V的交流電，經(jīng)過開關，保險管（1.5A/250V），到變壓器降壓，由220V降為10V，通過硅堆將交流電變成直流電，對于諧波，用4700μF的電解電容給予濾除。為保證直流電壓穩(wěn)定，使用7805進行穩(wěn)壓。最后，＋5V電源配送到各用電負載。
上傳時間： 2013-11-08
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電子密碼鎖的設計與實現(xiàn)一、實驗目的 １．進一步掌握鍵盤掃描和LED顯示的程序設計。 ２．了解按鍵消抖的方法。 ３．綜合運用微機原理的軟硬件知識。 二、實驗內(nèi)容與要求 １．基本要求 （1）具有密碼輸入功能，密碼最多為６位；（2）設置退格鍵，以便刪除輸入錯誤的密碼；（3）在輸入的密碼時數(shù)碼管上只顯示8，并根據(jù)輸入位數(shù)依次橫移；（4）設置確認鍵，當確認鍵按下后，判斷輸入密碼是否正確；（5）當輸入密碼正確時，點亮發(fā)光二極管；當輸入密碼不正確時，發(fā)光二極管不亮并且蜂鳴器報警，重新輸入，當三次密碼輸入不正確時，系統(tǒng)應鎖定鍵盤10s。2．提高要求 將用戶分為管理者和使用者，管理者擁有超級密碼，可以修改其他人的密碼。使用者不能修改密碼。 三、實驗報告要求 １．設計目的和內(nèi)容 ２．總體設計 ３．硬件設計：原理圖（接線圖）及簡要說明 ４．軟件設計框圖及程序清單５．設計結(jié)果和體會（包括遇到的問題及解決的方法） 四、總體設計 電子密碼鎖的原理是：從鍵盤輸入一組密碼，CPU把該密碼和設置密碼比較，對則將鎖打開（不同鎖的控制方式不一樣，比如加電控制電磁鐵抽回，從而打開），錯則要求重新輸入，并記錄錯誤次數(shù)，如果三次錯誤，則被強制鎖定并報警，除非超級密碼或者其他的手段打開，比如延時一段時間。 初步設計思路如下： 1．輸入密碼用矩形鍵盤，包括數(shù)字鍵和功能鍵，功能鍵包括退格鍵和確認鍵。 2．LED數(shù)碼管顯示輸入密碼，但是只是輸出顯示符號8 。采用動態(tài)掃描輸出。 3．用發(fā)光二極管模擬鎖的情況，鎖關時發(fā)光二極管滅，打開時發(fā)光二極管亮。 4．輸入密碼錯誤時報警，3次輸入錯誤時鍵盤鎖定10s，鍵盤無法接收數(shù)據(jù)。 軟件的設計主要包括矩形鍵盤鍵值的讀取、LED動態(tài)掃描輸出程序、密碼判斷程序和報警程序。 五、硬件設計 根據(jù)設計思路，硬件電路可通過實驗平臺上的一些功能模塊電路組成，由于實驗平臺上的各個功能模塊已經(jīng)設計好，用戶在使用時只要設計模塊間電路的連接，因此，硬件電路的設計及實現(xiàn)相對簡單。完整系統(tǒng)的硬件連接如圖1所示。硬件電路由LED數(shù)碼管顯示模塊、按鍵模塊、發(fā)光二極管電路和蜂鳴器模塊組成。各個模塊的詳細說明：1．LED數(shù)碼管模塊實驗平臺上提供一組六個LED數(shù)碼管。插孔CS1用于數(shù)碼管段選的輸出選通，插孔CS2用于數(shù)碼管位選信號的輸出選通。本設計用6個數(shù)碼管來動態(tài)顯示時分秒，動態(tài)顯示的定時時間由8253定時/計數(shù)器來實現(xiàn)。8253主要是實現(xiàn)每位顯示時間1ms，由8253的計數(shù)器0來實現(xiàn)。Clk0接實驗平臺分頻電路輸出Q6，f＝46875hz。GATE0接8255的PA0，由8255的PA0輸出來控制計數(shù)器的起停。OUT0接8259的IRQ2，定時完成請求中斷，進入中斷服務程序。軟件在中斷服務程序中LED數(shù)碼管顯示。
標簽： 電子密碼鎖
上傳時間： 2013-10-16
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PC機之間串口通信的實現(xiàn)一、實驗目的 １．熟悉微機接口實驗裝置的結(jié)構(gòu)和使用方法。 ２．掌握通信接口芯片8251和8250的功能和使用方法。 ３．學會串行通信程序的編制方法。 二、實驗內(nèi)容與要求 １．基本要求主機接收開關量輸入的數(shù)據(jù)（二進制或十六進制），從鍵盤上按“傳輸”鍵（可自行定義），就將該數(shù)據(jù)通過8251A傳輸出去。終端接收后在顯示器上顯示數(shù)據(jù)。具體操作說明如下：（１）出現(xiàn)提示信息“start with R in the board!”，通過調(diào)整乒乓開關的狀態(tài)，設置8位數(shù)據(jù)；（２）在小鍵盤上按“R”鍵，系統(tǒng)將此時乒乓開關的狀態(tài)讀入計算機I中，并顯示出來，同時顯示經(jīng)串行通訊后，計算機II接收到的數(shù)據(jù)；（３）完成后，系統(tǒng)提示“do you want to send another data? Y/N”，根據(jù)用戶需要，在鍵盤按下“Y”鍵，則重復步驟（1），進行另一數(shù)據(jù)的通訊；在鍵盤按除“Y”鍵外的任意鍵，將退出本程序。２．提高要求 能夠進行出錯處理，例如采用奇偶校驗，出錯重傳或者采用接收方回傳和發(fā)送方確認來保證發(fā)送和接收正確。 三、設計報告要求 １．設計目的和內(nèi)容 ２．總體設計 ３．硬件設計：原理圖（接線圖）及簡要說明 ４．軟件設計框圖及程序清單５．設計結(jié)果和體會（包括遇到的問題及解決的方法） 四、8251A通用串行輸入/輸出接口芯片由于CPU與接口之間按并行方式傳輸，接口與外設之間按串行方式傳輸，因此，在串行接口中，必須要有“接收移位寄存器”（串→并）和“發(fā)送移位寄存器”（并→串）。能夠完成上述“串←→并”轉(zhuǎn)換功能的電路，通常稱為“通用異步收發(fā)器”（UART：Universal Asynchronous Receiver and Transmitter）,典型的芯片有：Intel 8250/8251。8251A異步工作方式：如果8251A編程為異步方式，在需要發(fā)送字符時，必須首先設置TXEN和CTS#為有效狀態(tài)，TXEN(Transmitter Enable)是允許發(fā)送信號，是命令寄存器中的一位；CTS#(Clear To Send)是由外設發(fā)來的對CPU請求發(fā)送信號的響應信號。然后就開始發(fā)送過程。在發(fā)送時，每當CPU送往發(fā)送緩沖器一個字符，發(fā)送器自動為這個字符加上1個起始位，并且按照編程要求加上奇／偶校驗位以及1個、1.5個或者2個停止位。串行數(shù)據(jù)以起始位開始，接著是最低有效數(shù)據(jù)位，最高有效位的后面是奇／偶校驗位，然后是停止位。按位發(fā)送的數(shù)據(jù)是以發(fā)送時鐘TXC的下降沿同步的，也就是說這些數(shù)據(jù)總是在發(fā)送時鐘TXC的下降沿從8251A發(fā)出。數(shù)據(jù)傳輸?shù)牟ㄌ芈嗜Q于編程時指定的波特率因子，為發(fā)送器時鐘頻率的1、1/16或1/64。當波特率指定為16時，數(shù)據(jù)傳輸?shù)牟ㄌ芈示褪前l(fā)送器時鐘頻率的1/16。CPU通過數(shù)據(jù)總線將數(shù)據(jù)送到8251A的數(shù)據(jù)輸出緩沖寄存器以后，再傳輸?shù)桨l(fā)送緩沖器，經(jīng)移位寄存器移位，將并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)，從TxD端送往外部設備。在8251A接收字符時，命令寄存器的接收允許位RxE(Receiver Enable)必須為1。8251A通過檢測RxD引腳上的低電平來準備接收字符，在沒有字符傳送時RxD端為高電平。8251A不斷地檢測RxD引腳，從RxD端上檢測到低電平以后，便認為是串行數(shù)據(jù)的起始位，并且啟動接收控制電路中的一個計數(shù)器來進行計數(shù)，計數(shù)器的頻率等于接收器時鐘頻率。計數(shù)器是作為接收器采樣定時，當計數(shù)到相當于半個數(shù)位的傳輸時間時再次對RxD端進行采樣，如果仍為低電平，則確認該數(shù)位是一個有效的起始位。若傳輸一個字符需要16個時鐘，那么就是要在計數(shù)8個時鐘后采樣到低電平。之后，8251A每隔一個數(shù)位的傳輸時間對RxD端采樣一次，依次確定串行數(shù)據(jù)位的值。串行數(shù)據(jù)位順序進入接收移位寄存器，通過校驗并除去停止位，變成并行數(shù)據(jù)以后通過內(nèi)部數(shù)據(jù)總線送入接收緩沖器，此時發(fā)出有效狀態(tài)的RxRDY信號通知CPU，通知CPU8251A已經(jīng)收到一個有效的數(shù)據(jù)。一個字符對應的數(shù)據(jù)可以是5～8位。如果一個字符對應的數(shù)據(jù)不到8位，8251A會在移位轉(zhuǎn)換成并行數(shù)據(jù)的時候，自動把他們的高位補成0。 五、系統(tǒng)總體設計方案根據(jù)系統(tǒng)設計的要求，對系統(tǒng)設計的總體方案進行論證分析如下：1．獲取8位開關量可使用實驗臺上的8255A可編程并行接口芯片，因為只要獲取8位數(shù)據(jù)量，只需使用基本輸入和8位數(shù)據(jù)線，所以將8255A工作在方式0，PA0-PA7接實驗臺上的8位開關量。2．當使用串口進行數(shù)據(jù)傳送時，雖然同步通信速度遠遠高于異步通信，可達500kbit/s，但由于其需要有一個時鐘來實現(xiàn)發(fā)送端和接收端之間的同步，硬件電路復雜，通常計算機之間的通信只采用異步通信。3．由于8251A本身沒有時鐘，需要外部提供，所以本設計中使用實驗臺上的8253芯片的計數(shù)器2來實現(xiàn)。4：顯示和鍵盤輸入均使用DOS功能調(diào)用來實現(xiàn)。設計思路框圖，如下圖所示： 六、硬件設計硬件電路主要分為8位開關量數(shù)據(jù)獲取電路，串行通信數(shù)據(jù)發(fā)送電路，串行通信數(shù)據(jù)接收電路三個部分。1．8位開關量數(shù)據(jù)獲取電路該電路主要是利用8255并行接口讀取8位乒乓開關的數(shù)據(jù)。此次設計在獲取8位開關數(shù)據(jù)量時采用8255令其工作在方式0，A口輸入8位數(shù)據(jù)，CS#接實驗臺上CS1口，對應端口為280H-283H，PA0-PA7接8個開關。2．串行通信電路串行通信電路本設計中8253主要為8251充當頻率發(fā)生器，接線如下圖所示。
上傳時間： 2013-12-19
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基于PC機的電子琴設計 一、實驗目的１．掌握利用pc機揚聲器發(fā)出聲音的方法。２．學習利用系統(tǒng)功能調(diào)用從鍵盤上讀取字符的方法。 二、實驗內(nèi)容與要求利用PC機和揚聲器實現(xiàn)簡易電子琴的功能。 １．基本要求（1）電子琴功能，編寫程序，程序運行時使pc機成為一架可彈奏的“鋼琴”。當按下PC機鍵盤數(shù)字鍵1-8時，依次發(fā)出1,2,3,4,5,6,7,i八個音調(diào)。（2）音樂盒功能，內(nèi)部存儲至少2首以上的樂曲，根據(jù)菜單選擇播放。２．提高要求（1）使一組放光二極管隨音調(diào)變化而改變，實現(xiàn)音樂彩燈 （2）能夠?qū)崿F(xiàn)高、中、低音的選擇。 （3）能夠存儲彈奏的內(nèi)容，進行回放。 三、實驗報告要求 １．設計目的和內(nèi)容 ２．總體設計 ３．硬件設計：原理圖（接線圖）及簡要說明 ４．軟件設計框圖及程序清單 ５．設計結(jié)果和體會（包括遇到的問題及解決的方法） 四、設計原理要使揚聲器發(fā)出不同的音調(diào)，就得輸入不同頻率的波形。通過給8253定時/計數(shù)器裝入不同的計數(shù)值，可以使其輸出不同頻率的方波。經(jīng)過放大器的放大作用，便可驅(qū)動揚聲器發(fā)出不同的音調(diào)，只要插入一段延時程序之后，再將揚聲器切斷，音調(diào)的聲音就可以持續(xù)一端時間。通過計算機的不同按鍵輸出不同的音調(diào)，需要使用系統(tǒng)調(diào)用功能以接收鍵入字符，并且要建立一張表，使鍵入字符與頻率構(gòu)成一個對應關系。
上傳時間： 2013-10-16
上傳用戶：xlcky
單片機系統(tǒng)常用軟件抗干擾措施:可靠性設計是一項系統(tǒng)工程，單片機系統(tǒng)的可靠性必須從軟件、硬件以及結(jié)構(gòu)設計等方面全面考慮。硬件系統(tǒng)的可靠性設計是單片機系統(tǒng)可靠性的根本，而軟件系統(tǒng)的可靠性設計起到抑制外來干擾的作用。軟件系統(tǒng)的可靠性設計的主要方法有：開機自檢、軟件陷阱(進行程序“跑飛”檢測)、設置程序運行狀態(tài)標記、輸出端口刷新、輸入多次采樣、軟件“看門狗”等。通過軟件系統(tǒng)的可靠性設計，達到最大限度地降低干擾對系統(tǒng)工作的影響，確保單片機及時發(fā)現(xiàn)因干擾導致程序出現(xiàn)的錯誤，并使系統(tǒng)恢復到正常工作狀態(tài)或及時報警的目的。一、開機自檢開機后首先對單片機系統(tǒng)的硬件及軟件狀態(tài)進行檢測，一旦發(fā)現(xiàn)不正常，就進行相應的處理。開機自檢程序通常包括對RAM、ROM、I/O口狀態(tài)等的檢測。1 檢測RAM檢查RAM讀寫是否正常，實際操作是向RAM單元寫“00H”，讀出也應為“00H”，再向其寫“FFH”，讀出也應為“FFH”。如果RAM單元讀寫出錯，應給出RAM出錯提示(聲光或其它形式)，等待處理。2 檢查ROM單元的內(nèi)容對ROM單元的檢測主要是檢查ROM單元的內(nèi)容的校驗和。所謂ROM的校驗和是將ROM的內(nèi)容逐一相加后得到一個數(shù)值，該值便稱校驗和。ROM單元存儲的是程序、常數(shù)和表格。一旦程序編寫完成，ROM中的內(nèi)容就確定了，其校驗和也就是唯一的。若ROM校驗和出錯，應給出ROM出錯提示(聲光或其它形式)，等待處理。3 檢查I/O口狀態(tài)首先確定系統(tǒng)的I/O口在待機狀態(tài)應處的狀態(tài)，然后檢測單片機的I/O口在待機狀態(tài)下的狀態(tài)是否正常(如是否有短路或開路現(xiàn)象等)。若不正常，應給出出錯提示(聲光或其它形式)，等待處理。4 其它接口電路檢測除了對上述單片機內(nèi)部資源進行檢測外，對系統(tǒng)中的其它接口電路，比如擴展的E2PROM、A/D轉(zhuǎn)換電路等，又如數(shù)字測溫儀中的555單穩(wěn)測溫電路，均應通過軟件進行檢測，確定是否有故障。只有各項檢查均正常，程序方能繼續(xù)執(zhí)行，否則應提示出錯。
標簽： 單片機系統(tǒng) 軟件 抗干擾措施
上傳時間： 2013-11-02
上傳用戶：名爵少年
The Motorola MPC106 PCI bridge/memory controller provides a PowerPCªmicroprocessor common hardware reference platform (CHRPª) compliant bridgebetween the PowerPC microprocessor family and the Peripheral Component Interconnect(PCI) bus. In this document, the term Ô106Õ is used as an abbreviation for the phraseÔMPC106 PCI bridge/memory controllerÕ. This document contains pertinent physicalcharacteristics of the 106. For functional characteristics refer to theMPC106 PCI Bridge/Memory Controller UserÕs Manual.This document contains the following topics:Topic PageSection 1.1, ÒOverviewÓ 2Section 1.2, ÒFeaturesÓ 3Section 1.3, ÒGeneral ParametersÓ 5Section 1.4, ÒElectrical and Thermal CharacteristicsÓ 5Section 1.5, ÒPin AssignmentsÓ 17Section 1.6, ÒPinout Listings 18Section 1.7, ÒPackage DescriptionÓ 22Section 1.8, ÒSystem Design InformationÓ 24Section 1.9, ÒDocument Revision HistoryÓ 29Section 1.10, ÒOrdering InformationÓ 29
上傳時間： 2013-11-04
上傳用戶：as275944189
All inputs of the C16x family have Schmitt-Trigger input characteristics. These Schmitt-Triggers are intended to always provide proper internal low and high levels, even if anundefined voltage level (between TTL-VIL and TTL-VIH) is externally applied to the pin.The hysteresis of these inputs, however, is very small, and can not be properly used in anapplication to suppress signal noise, and to shape slow rising/falling input transitions.Thus, it must be taken care that rising/falling input signals pass the undefined area of theTTL-specification between VIL and VIH with a sufficient rise/fall time, as generally usualand specified for TTL components (e.g. 74LS series: gates 1V/us, clock inputs 20V/us).The effect of the implemented Schmitt-Trigger is that even if the input signal remains inthe undefined area, well defined low/high levels are generated internally. Note that allinput signals are evaluated at specific sample points (depending on the input and theperipheral function connected to it), at that signal transitions are detected if twoconsecutive samples show different levels. Thus, only the current level of an input signalat these sample points is relevant, that means, the necessary rise/fall times of the inputsignal is only dependant on the sample rate, that is the distance in time between twoconsecutive evaluation time points. If an input signal, for instance, is sampled throughsoftware every 10us, it is irrelevant, which input level would be seen between thesamples. Thus, it would be allowable for the signal to take 10us to pass through theundefined area. Due to the sample rate of 10us, it is assured that only one sample canoccur while the signal is within the undefined area, and no incorrect transition will bedetected. For inputs which are connected to a peripheral function, e.g. capture inputs, thesample rate is determined by the clock cycle of the peripheral unit. In the case of theCAPCOM unit this means a sample rate of 400ns @ 20MHz CPU clock. This requiresinput signals to pass through the undefined area within these 400ns in order to avoidmultiple capture events.For input signals, which do not provide the required rise/fall times, external circuitry mustbe used to shape the signal transitions.In the attached diagram, the effect of the sample rate is shown. The numbers 1 to 5 in thediagram represent possible sample points. Waveform a) shows the result if the inputsignal transition time through the undefined TTL-level area is less than the time distancebetween the sample points (sampling at 1, 2, 3, and 4). Waveform b) can be the result ifthe sampling is performed more than once within the undefined area (sampling at 1, 2, 5,3, and 4).Sample points:1. Evaluation of the signal clearly results in a low level2. Either a low or a high level can be sampled here. If low is sampled, no transition willbe detected. If the sample results in a high level, a transition is detected, and anappropriate action (e.g. capture) might take place.3. Evaluation here clearly results in a high level. If the previous sample 2) had alreadydetected a high, there is no change. If the previous sample 2) showed a low, atransition from low to high is detected now.
上傳時間： 2013-10-23
上傳用戶：copu
