現(xiàn)代先進微處理器有非常高的集成度和復雜度，又有寄存器堆、Cache等嵌入式部件，而且芯片管腳數(shù)相對較少，必須要有一定的自測試設計和其它的可測試性設計來簡化測試代碼，提高故障覆蓋率。本文簡要討論NRS4000微處理器芯片的以邊界掃描測試為主體，以自測試為補充的可測試性設計框架。著重介紹芯片的邊界掃描設計和芯片中譯碼控制器PLA和微程序ＲＯＭ以及采用內(nèi)嵌RAM結構的指令Cache和寄存器堆的內(nèi)建自測試設計。仿真結果表明，這些可測試性設計大大縮短了測試代碼的長度。
標簽：
微處理器
復雜度
集成
上傳時間：
2015-07-25
上傳用戶：moshushi0009
