卷積編碼是深空通信系統和無線通信系統中常用的一種編碼方式。Viterbi碼算法是卷積碼的一種最大似然譯碼算法，它按照最大似然譯碼準則，在網格圖上找出一條最大似然路徑來得到譯碼結果。本設計的主要內容是3比特軟判決Viterbi譯碼器的FPGA實現，設計是采用硬件VHDL語言來完成，并在ModelSim和Quartus Ⅱ軟件環境下進行編譯和仿真。在論文中介紹了Viterbi譯碼器的各模塊的各種算法，并著重介紹了本設計所采用的具體方法，通過仿真和測試，驗證了設計的正確性。最后，介紹了Viterbi譯碼器在未來通信中的發展和應用。
標簽：
FPGA
譯碼
上傳時間：
2013-07-02
上傳用戶：壞天使kk
