一個用VHDL編程基于CPLD的EDA實驗板開發(fā)可以實現(xiàn)順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。
（1） 倒計時：通過小鍵盤可以實現(xiàn)設(shè)定計時時間（以秒為單位，最大計時時間為99.9秒）。通過鍵盤實現(xiàn)計時開始、計時結(jié)束。當(dāng)所設(shè)定的倒計時間到達(dá)00.0S后，自動停止倒計時，同時響鈴。
（2） 順計時：初始值為00.0S，通過鍵盤實現(xiàn)開始計時和結(jié)束計時功能。計時結(jié)束后，顯示記錄的時間。
（3） 用三個發(fā)光二極管正確顯示以下狀態(tài)：倒計時狀態(tài)、順計時狀態(tài)、待機(jī)狀態(tài)。
（4） 每當(dāng)接收到有效按鍵時，蜂鳴器發(fā)出提示聲。
順計時在一次計時中可以記錄三個不同的結(jié)束時間，并能通過按鍵顯示三次所記錄的時間。
標(biāo)簽：
VHDL
CPLD
00.0
99.9
上傳時間：
2013-12-01
上傳用戶：zhangjinzj
