一個用VHDL編程基于CPLD的EDA實驗板開發可以實現順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S,用三位數碼管顯示。 (1) 倒計時:通過小鍵盤可以實現設定計時時間(以秒為單位,最大計時時間為99.9秒)。通過鍵盤實現計時開始、計時結束。當所設定的倒計時間到達00.0S后,自動停止倒計時,同時響鈴。 (2) 順計時:初始值為00.0S,通過鍵盤實現開始計時和結束計時功能。計時結束后,顯示記錄的時間。 (3) 用三個發光二極管正確顯示以下狀態:倒計時狀態、順計時狀態、待機狀態。 (4) 每當接收到有效按鍵時,蜂鳴器發出提示聲。 順計時在一次計時中可以記錄三個不同的結束時間,并能通過按鍵顯示三次所記錄的時間。
資源簡介:一個用VHDL編程基于CPLD的EDA實驗板開發可以實現順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S,用三位數碼管顯示。 (1) 倒計時:通過小鍵盤可以實現設定計時時間(以秒為單位,最大計時時間為99.9秒)。通過鍵盤實現計時開始、計時結束。當所設定的...
上傳時間: 2013-12-01
上傳用戶:zhangjinzj
資源簡介:設計一個可以順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S,用三位數碼管顯示。 (1) 倒計時:通過小鍵盤可以實現設定計時時間(以秒為單位,最大計時時間為99.9秒)。通過鍵盤實現計時開始、計時結束。當所設定的倒計時間到達00.0S后,自動停止倒計...
上傳時間: 2013-12-29
上傳用戶:stewart·
資源簡介:建立一個聊天系統,可以實現即時聊天和傳輸文件功能,通過獲取對方的IP對方建立連接
上傳時間: 2016-07-04
上傳用戶:asasasas
資源簡介:將提升小波用于目標跟蹤。 小波提升的核心就是更新算法和預測算法,通過預測算法可以得到高頻信息,而通過更新算子可以得到正確的低頻信息.提升樣式可以實現原位計算和整數提升,并且變換的中間結果是交織排列的.其中原位計算和整數提升在硬件實現中很有價值.
上傳時間: 2013-12-11
上傳用戶:playboys0
資源簡介:用于 UNIX通信的代碼 可以實現客戶端和服務端通信。
上傳時間: 2017-05-24
上傳用戶:guanliya
資源簡介:針對目前MSP430單片機實驗裝置較少、實驗內容少,而且無MSP430高端產品的實驗裝置,研制了基于MSP430F5529單片機的綜合實驗裝置,主要包括MSP430 Launch Pad和母板兩部分。較傳統的單片機實驗裝置增加了模擬電路的設置,設計的實驗能夠利用單片機的所有外設,可進...
上傳時間: 2022-04-13
上傳用戶:
資源簡介:一個用VHDL編寫的在CPLD上實現模擬交通燈的程序源代碼
上傳時間: 2014-01-24
上傳用戶:宋桃子
資源簡介:這是一個用VHDL +圖形法在CPLD內部搭建的液晶顯示的驅動程序。液晶是ocmj5*10系列
上傳時間: 2014-12-07
上傳用戶:6546544
資源簡介:基于FPGA的UART實現 用VHDL編程
上傳時間: 2013-12-05
上傳用戶:電子世界
資源簡介:一個用VHDL語言編寫的全加器,是數字電路EDA設計的一個例子,可能不太特別,但是應該可以用一下的。
上傳時間: 2014-10-29
上傳用戶:ayfeixiao
資源簡介:一個用VHDL語言(硬件描述語言)編寫的fft實現程序。fft用途很廣,該程序可以在CPLD或fpga等硬件上實現,軟件壞境為maxplus10.0及以上或quartus2。
上傳時間: 2016-04-15
上傳用戶:nairui21
資源簡介:用VHDL編程語言加上硬件實現一個4層電梯模擬,用了數字邏輯的相關知識。
上傳時間: 2017-03-03
上傳用戶:水中浮云
資源簡介:用VHDL語言在CPLD/FPGA上實現浮點運算的方法
上傳時間: 2013-09-05
上傳用戶:life840315
資源簡介:這是一個用VHDL編的多功能電子秒表,可以記錄幾個人的時間,并且可以在跑秒的時候查看記錄。。〔原創〕
上傳時間: 2014-01-09
上傳用戶:kristycreasy
資源簡介:是一個用VHDL語言編寫的pwm程序,可以方便地用來和nios連接,實現對nios的功能擴展。
上傳時間: 2015-04-04
上傳用戶:xiaohuanhuan
資源簡介:用VHDL語言在CPLD/FPGA上實現浮點運算的方法
上傳時間: 2015-04-27
上傳用戶:fandeshun
資源簡介:用VHDL編程的智能尋跡小車.驅動電機沿黑線運動,轉彎的時候有燈顯示.可以綜合,實際硬件調試通過.是學習VHDL的很好實例
上傳時間: 2015-06-05
上傳用戶:huangld
資源簡介:一個用VHDL語言編成的可以讓蜂鳴器發聲的的程序。
上傳時間: 2015-06-06
上傳用戶:it男一枚
資源簡介:一個用JSP編程實現的論壇BBS,非常實用,有原碼,供大家參考學習
上傳時間: 2013-12-29
上傳用戶:sjyy1001
資源簡介:數字均衡器是通訊信道抗碼間干擾的重要環節,這是一個用VHDL寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個模塊FILTER,ERR_DECISION,ADJUST 希望對大家有用.
上傳時間: 2015-06-09
上傳用戶:cazjing
資源簡介:這是一個用VHDL層次化設計的一個九九乘法表源文件,還包含仿真波形
上傳時間: 2013-12-18
上傳用戶:ainimao
資源簡介:一個用VHDL完成的8位數顯的16進制的頻率計
上傳時間: 2015-06-25
上傳用戶:風之驕子
資源簡介:一個用VHDL寫的8051的內核,很方便集成到FPGA里.
上傳時間: 2015-07-01
上傳用戶:waitingfy
資源簡介:一個用VHDL編寫的一個cmi解碼編碼程序。可以對數據進行編碼技術。加密。
上傳時間: 2015-07-18
上傳用戶:大三三
資源簡介:這是一個用VHDL語言編寫的并口轉串口程序,在altera開發系統下驗證通過,運用于開發板與計算機之間的通信,源程序可以提供參考
上傳時間: 2014-12-21
上傳用戶:cylnpy
資源簡介:一個用Java編程 Applet 實現的電子白板,嵌入在JSP頁面中,服務器端是servlet實現。
上傳時間: 2014-01-11
上傳用戶:refent
資源簡介:這是一個用VHDL編的一個計數時鐘的設計,程序各個模塊都有,希望和大家多多交流
上傳時間: 2013-12-04
上傳用戶:stewart·
資源簡介:《序列檢測器》絕對好用的EDA實驗程序,已經通過測試!VHDL語言編寫
上傳時間: 2014-01-14
上傳用戶:caiiicc
資源簡介:《分頻器設計》絕對好用的EDA實驗程序!已經通過測試。VHDL語言編寫
上傳時間: 2013-11-29
上傳用戶:star_in_rain
資源簡介:智能全數字鎖相環的設計用VHDL語言在CPLD上實現串行通信
上傳時間: 2014-01-08
上傳用戶:weiwolkt