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• 一個(gè)用VHDL編程基于CPLD的EDA實(shí)驗(yàn)板開發(fā)可以實(shí)現(xiàn)順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL編程基于CPLD的EDA實(shí)驗(yàn)板開發(fā)可以實(shí)現(xiàn)順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。 （1） 倒計(jì)時(shí)：通過(guò)小鍵盤可以實(shí)現(xiàn)設(shè)定計(jì)時(shí)時(shí)間（以秒為單位，最大計(jì)時(shí)時(shí)間為99.9秒）。通過(guò)鍵盤實(shí)現(xiàn)計(jì)時(shí)開始、計(jì)時(shí)結(jié)束。當(dāng)所設(shè)定的...

  標(biāo)簽： VHDL CPLD 00.0 99.9

  上傳時(shí)間： 2013-12-01

  上傳用戶：zhangjinzj

• 設(shè)計(jì)一個(gè)可以順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S免費(fèi)下載

  資源簡(jiǎn)介：設(shè)計(jì)一個(gè)可以順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。 （1） 倒計(jì)時(shí)：通過(guò)小鍵盤可以實(shí)現(xiàn)設(shè)定計(jì)時(shí)時(shí)間（以秒為單位，最大計(jì)時(shí)時(shí)間為99.9秒）。通過(guò)鍵盤實(shí)現(xiàn)計(jì)時(shí)開始、計(jì)時(shí)結(jié)束。當(dāng)所設(shè)定的倒計(jì)時(shí)間到達(dá)00.0S后，自動(dòng)停止倒計(jì)...

  標(biāo)簽： 00.0 99.9 計(jì)時(shí)

  上傳時(shí)間： 2013-12-29

  上傳用戶：stewart·

• 建立一個(gè)聊天系統(tǒng),可以實(shí)現(xiàn)即時(shí)聊天和傳輸文件功能,通過(guò)獲取對(duì)方的IP對(duì)方建立連接免費(fèi)下載

  資源簡(jiǎn)介：建立一個(gè)聊天系統(tǒng),可以實(shí)現(xiàn)即時(shí)聊天和傳輸文件功能,通過(guò)獲取對(duì)方的IP對(duì)方建立連接

  標(biāo)簽： 傳輸 連接

  上傳時(shí)間： 2016-07-04

  上傳用戶：asasasas

• 將提升小波用于目標(biāo)跟蹤。 小波提升的核心就是更新算法和預(yù)測(cè)算法,通過(guò)預(yù)測(cè)算法可以得到高頻信息,而通過(guò)更新算子可以得到正確的低頻信息.提升樣式可以實(shí)現(xiàn)原位計(jì)算和整數(shù)提升,并且變換的中間結(jié)果是交織排列的免費(fèi)下載

  資源簡(jiǎn)介：將提升小波用于目標(biāo)跟蹤。 小波提升的核心就是更新算法和預(yù)測(cè)算法,通過(guò)預(yù)測(cè)算法可以得到高頻信息,而通過(guò)更新算子可以得到正確的低頻信息.提升樣式可以實(shí)現(xiàn)原位計(jì)算和整數(shù)提升,并且變換的中間結(jié)果是交織排列的.其中原位計(jì)算和整數(shù)提升在硬件實(shí)現(xiàn)中很有價(jià)值.

  標(biāo)簽： 更新 預(yù)測(cè)算法 提升小波 低頻

  上傳時(shí)間： 2013-12-11

  上傳用戶：playboys0

• 用于 UNIX通信的代碼 可以實(shí)現(xiàn)客戶端和服務(wù)端通信。免費(fèi)下載

  資源簡(jiǎn)介：用于 UNIX通信的代碼 可以實(shí)現(xiàn)客戶端和服務(wù)端通信。

  標(biāo)簽： UNIX 通信 代碼 服務(wù)端

  上傳時(shí)間： 2017-05-24

  上傳用戶：guanliya

• 基于MSP430F5529單片機(jī)綜合實(shí)驗(yàn)裝置的研制免費(fèi)下載

  資源簡(jiǎn)介：針對(duì)目前MSP430單片機(jī)實(shí)驗(yàn)裝置較少、實(shí)驗(yàn)內(nèi)容少,而且無(wú)MSP430高端產(chǎn)品的實(shí)驗(yàn)裝置,研制了基于MSP430F5529單片機(jī)的綜合實(shí)驗(yàn)裝置,主要包括MSP430 Launch Pad和母板兩部分。較傳統(tǒng)的單片機(jī)實(shí)驗(yàn)裝置增加了模擬電路的設(shè)置,設(shè)計(jì)的實(shí)驗(yàn)?zāi)軌蚶脝纹瑱C(jī)的所有外設(shè),可進(jìn)...

  標(biāo)簽： msp430f5529 單片機(jī)

  上傳時(shí)間： 2022-04-13

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• 一個(gè)用VHDL編寫的在CPLD上實(shí)現(xiàn)模擬交通燈的程序源代碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL編寫的在CPLD上實(shí)現(xiàn)模擬交通燈的程序源代碼

  標(biāo)簽： VHDL CPLD 編寫 模擬交通燈

  上傳時(shí)間： 2014-01-24

  上傳用戶：宋桃子

• 這是一個(gè)用VHDL +圖形法在CPLD內(nèi)部搭建的液晶顯示的驅(qū)動(dòng)程序。液晶是ocmj5*10系列免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL +圖形法在CPLD內(nèi)部搭建的液晶顯示的驅(qū)動(dòng)程序。液晶是ocmj5*10系列

  標(biāo)簽： VHDL CPLD ocmj 10

  上傳時(shí)間： 2014-12-07

  上傳用戶：6546544

• 基于FPGA的UART實(shí)現(xiàn) 用VHDL編程免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的UART實(shí)現(xiàn) 用VHDL編程

  標(biāo)簽： FPGA UART VHDL 編程

  上傳時(shí)間： 2013-12-05

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• 一個(gè)用VHDL語(yǔ)言編寫的全加器免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL語(yǔ)言編寫的全加器，是數(shù)字電路EDA設(shè)計(jì)的一個(gè)例子，可能不太特別，但是應(yīng)該可以用一下的。

  標(biāo)簽： VHDL 語(yǔ)言 編寫 全加器

  上傳時(shí)間： 2014-10-29

  上傳用戶：ayfeixiao

• 一個(gè)用VHDL語(yǔ)言（硬件描述語(yǔ)言）編寫的fft實(shí)現(xiàn)程序。fft用途很廣免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL語(yǔ)言（硬件描述語(yǔ)言）編寫的fft實(shí)現(xiàn)程序。fft用途很廣，該程序可以在CPLD或fpga等硬件上實(shí)現(xiàn)，軟件壞境為maxplus10.0及以上或quartus2。

  標(biāo)簽： fft VHDL 語(yǔ)言 硬件描述語(yǔ)言

  上傳時(shí)間： 2016-04-15

  上傳用戶：nairui21

• 用VHDL編程語(yǔ)言加上硬件實(shí)現(xiàn)一個(gè)4層電梯模擬免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編程語(yǔ)言加上硬件實(shí)現(xiàn)一個(gè)4層電梯模擬，用了數(shù)字邏輯的相關(guān)知識(shí)。

  標(biāo)簽： VHDL 編程語(yǔ)言 硬件實(shí)現(xiàn) 電梯

  上傳時(shí)間： 2017-03-03

  上傳用戶：水中浮云

• 用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法

  標(biāo)簽： VHDL CPLD FPGA 語(yǔ)言

  上傳時(shí)間： 2013-09-05

  上傳用戶：life840315

• 這是一個(gè)用VHDL編的多功能電子秒表免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL編的多功能電子秒表，可以記錄幾個(gè)人的時(shí)間，并且可以在跑秒的時(shí)候查看記錄。?！苍瓌?chuàng)〕

  標(biāo)簽： VHDL 多功能 電子秒表

  上傳時(shí)間： 2014-01-09

  上傳用戶：kristycreasy

• 是一個(gè)用VHDL語(yǔ)言編寫的pwm程序免費(fèi)下載

  資源簡(jiǎn)介：是一個(gè)用VHDL語(yǔ)言編寫的pwm程序，可以方便地用來(lái)和nios連接，實(shí)現(xiàn)對(duì)nios的功能擴(kuò)展。

  標(biāo)簽： VHDL pwm 語(yǔ)言 編寫

  上傳時(shí)間： 2015-04-04

  上傳用戶：xiaohuanhuan

• 用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法

  標(biāo)簽： VHDL CPLD FPGA 語(yǔ)言

  上傳時(shí)間： 2015-04-27

  上傳用戶：fandeshun

• 用VHDL編程的智能尋跡小車.驅(qū)動(dòng)電機(jī)沿黑線運(yùn)動(dòng),轉(zhuǎn)彎的時(shí)候有燈顯示.可以綜合,實(shí)際硬件調(diào)試通過(guò).是學(xué)習(xí)VHDL的很好實(shí)例免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編程的智能尋跡小車.驅(qū)動(dòng)電機(jī)沿黑線運(yùn)動(dòng),轉(zhuǎn)彎的時(shí)候有燈顯示.可以綜合,實(shí)際硬件調(diào)試通過(guò).是學(xué)習(xí)VHDL的很好實(shí)例

  標(biāo)簽： VHDL 編程 尋跡小車 硬件調(diào)試

  上傳時(shí)間： 2015-06-05

  上傳用戶：huangld

• 一個(gè)用VHDL語(yǔ)言編成的可以讓蜂鳴器發(fā)聲的的程序。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL語(yǔ)言編成的可以讓蜂鳴器發(fā)聲的的程序。

  標(biāo)簽： VHDL 語(yǔ)言 蜂鳴器 發(fā)聲

  上傳時(shí)間： 2015-06-06

  上傳用戶：it男一枚

• 一個(gè)用JSP編程實(shí)現(xiàn)的論壇BBS免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用JSP編程實(shí)現(xiàn)的論壇BBS，非常實(shí)用，有原碼，供大家參考學(xué)習(xí)

  標(biāo)簽： JSP BBS 編程實(shí)現(xiàn) 論壇

  上傳時(shí)間： 2013-12-29

  上傳用戶：sjyy1001

• 數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個(gè)用VHDL寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個(gè)模塊FILTER,ERR_DECISION,ADJUST 希望對(duì)大家有用.免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個(gè)用VHDL寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個(gè)模塊FILTER,ERR_DECISION,ADJUST 希望對(duì)大家有用.

  標(biāo)簽： ERR_DECISION SYNPLIFY FILTER ADJUST

  上傳時(shí)間： 2015-06-09

  上傳用戶：cazjing

• 這是一個(gè)用VHDL層次化設(shè)計(jì)的一個(gè)九九乘法表源文件,還包含仿真波形免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL層次化設(shè)計(jì)的一個(gè)九九乘法表源文件,還包含仿真波形

  標(biāo)簽： VHDL 乘法 仿真 波形

  上傳時(shí)間： 2013-12-18

  上傳用戶：ainimao

• 一個(gè)用VHDL完成的8位數(shù)顯的16進(jìn)制的頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL完成的8位數(shù)顯的16進(jìn)制的頻率計(jì)

  標(biāo)簽： VHDL 8位 數(shù)顯 進(jìn)制

  上傳時(shí)間： 2015-06-25

  上傳用戶：風(fēng)之驕子

• 一個(gè)用VHDL寫的8051的內(nèi)核,很方便集成到FPGA里.免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL寫的8051的內(nèi)核,很方便集成到FPGA里.

  標(biāo)簽： VHDL 8051 FPGA 內(nèi)核

  上傳時(shí)間： 2015-07-01

  上傳用戶：waitingfy

• 一個(gè)用VHDL編寫的一個(gè)cmi解碼編碼程序?？梢詫?duì)數(shù)據(jù)進(jìn)行編碼技術(shù)。加密。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VHDL編寫的一個(gè)cmi解碼編碼程序。可以對(duì)數(shù)據(jù)進(jìn)行編碼技術(shù)。加密。

  標(biāo)簽： VHDL cmi 編寫 程序

  上傳時(shí)間： 2015-07-18

  上傳用戶：大三三

• 這是一個(gè)用VHDL語(yǔ)言編寫的并口轉(zhuǎn)串口程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL語(yǔ)言編寫的并口轉(zhuǎn)串口程序，在altera開發(fā)系統(tǒng)下驗(yàn)證通過(guò)，運(yùn)用于開發(fā)板與計(jì)算機(jī)之間的通信，源程序可以提供參考

  標(biāo)簽： VHDL 語(yǔ)言 編寫 并口

  上傳時(shí)間： 2014-12-21

  上傳用戶：cylnpy

• 一個(gè)用Java編程 Applet 實(shí)現(xiàn)的電子白板免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用Java編程 Applet 實(shí)現(xiàn)的電子白板，嵌入在JSP頁(yè)面中，服務(wù)器端是servlet實(shí)現(xiàn)。

  標(biāo)簽： Applet Java 編程 電子白板

  上傳時(shí)間： 2014-01-11

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• 這是一個(gè)用VHDL編的一個(gè)計(jì)數(shù)時(shí)鐘的設(shè)計(jì),程序各個(gè)模塊都有,希望和大家多多交流免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL編的一個(gè)計(jì)數(shù)時(shí)鐘的設(shè)計(jì),程序各個(gè)模塊都有,希望和大家多多交流

  標(biāo)簽： VHDL 時(shí)鐘 家 交流

  上傳時(shí)間： 2013-12-04

  上傳用戶：stewart·

• 《序列檢測(cè)器》絕對(duì)好用的EDA實(shí)驗(yàn)程序,已經(jīng)通過(guò)測(cè)試！VHDL語(yǔ)言編寫免費(fèi)下載

  資源簡(jiǎn)介：《序列檢測(cè)器》絕對(duì)好用的EDA實(shí)驗(yàn)程序,已經(jīng)通過(guò)測(cè)試！VHDL語(yǔ)言編寫

  標(biāo)簽： VHDL EDA 序列 實(shí)驗(yàn)

  上傳時(shí)間： 2014-01-14

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• 《分頻器設(shè)計(jì)》絕對(duì)好用的EDA實(shí)驗(yàn)程序！已經(jīng)通過(guò)測(cè)試。VHDL語(yǔ)言編寫免費(fèi)下載

  資源簡(jiǎn)介：《分頻器設(shè)計(jì)》絕對(duì)好用的EDA實(shí)驗(yàn)程序！已經(jīng)通過(guò)測(cè)試。VHDL語(yǔ)言編寫

  標(biāo)簽： VHDL EDA 分頻器 實(shí)驗(yàn)

  上傳時(shí)間： 2013-11-29

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• 智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信免費(fèi)下載

  資源簡(jiǎn)介：智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信

  標(biāo)簽： VHDL CPLD 全數(shù)字 串行通信

  上傳時(shí)間： 2014-01-08

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