一個(gè)用VHDL編程基于CPLD的EDA實(shí)驗(yàn)板開發(fā)可以實(shí)現(xiàn)順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S - 免費(fèi)下載

VHDL/FPGA/Verilog資源 文件大小：404 K

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一個(gè)用VHDL編程基于CPLD的EDA實(shí)驗(yàn)板開發(fā)可以實(shí)現(xiàn)順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。 （1） 倒計(jì)時(shí)：通過小鍵盤可以實(shí)現(xiàn)設(shè)定計(jì)時(shí)時(shí)間（以秒為單位，最大計(jì)時(shí)時(shí)間為99.9秒）。通過鍵盤實(shí)現(xiàn)計(jì)時(shí)開始、計(jì)時(shí)結(jié)束。當(dāng)所設(shè)定的倒計(jì)時(shí)間到達(dá)00.0S后，自動(dòng)停止倒計(jì)時(shí)，同時(shí)響鈴。 （2） 順計(jì)時(shí)：初始值為00.0S，通過鍵盤實(shí)現(xiàn)開始計(jì)時(shí)和結(jié)束計(jì)時(shí)功能。計(jì)時(shí)結(jié)束后，顯示記錄的時(shí)間。 （3） 用三個(gè)發(fā)光二極管正確顯示以下狀態(tài)：倒計(jì)時(shí)狀態(tài)、順計(jì)時(shí)狀態(tài)、待機(jī)狀態(tài)。 （4） 每當(dāng)接收到有效按鍵時(shí)，蜂鳴器發(fā)出提示聲。 順計(jì)時(shí)在一次計(jì)時(shí)中可以記錄三個(gè)不同的結(jié)束時(shí)間，并能通過按鍵顯示三次所記錄的時(shí)間。

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