一個用VHDL編程基于CPLD的EDA實驗板開發可以實現順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S - 免費下載

VHDL/FPGA/Verilog資源 文件大?。?04 K

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一個用VHDL編程基于CPLD的EDA實驗板開發可以實現順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S，用三位數碼管顯示。 （1） 倒計時：通過小鍵盤可以實現設定計時時間（以秒為單位，最大計時時間為99.9秒）。通過鍵盤實現計時開始、計時結束。當所設定的倒計時間到達00.0S后，自動停止倒計時，同時響鈴。 （2） 順計時：初始值為00.0S，通過鍵盤實現開始計時和結束計時功能。計時結束后，顯示記錄的時間。 （3） 用三個發光二極管正確顯示以下狀態：倒計時狀態、順計時狀態、待機狀態。 （4） 每當接收到有效按鍵時，蜂鳴器發出提示聲。 順計時在一次計時中可以記錄三個不同的結束時間，并能通過按鍵顯示三次所記錄的時間。

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