二次雷達(Secondary Surveillance Radar)是民航空中管制(Air Traffic Control)和軍事敵我識別(Identification Friend or Foe)系統中的關鍵部分,由于這兩個應用領域都要求很高的可靠性和穩定性,因此,二次雷達一直是國內外雷達信號處理領域的研究熱點.傳統的機載二次雷達應答器普遍采用中小規模集成電路和分立元件設計,其穩定性和可靠性差,實時處理能力也很有限,無法完成高密度、大容量的應答.針對這些缺陷,本論文提出一種全新的應答數字信號處理器硬件結構,即FPGA+DSP的混合結構.這種硬件體系結構的特點是可靠性高,集成度高,通用性強,適于模塊化設計,處理速度快,能實時處理多個應答信號,以及進行置信度分析和生成報表.此項目中,本文作者主要負責FPGA部分硬件設計.FPGA主要完成雙通道數據采集、產生視頻信號和旁瓣抑制信號、計算當前飛機相對本地接收天線的方位和距離、與DSP實時交換數據、上傳報表等功能.論文詳細分析了接收機信號處理算法在FPGA中的硬件實現方案,在提高系統可靠性、堅固性以及FPGA資源的合理利用方面做了深入的探討.同時給出不同層次關鍵模塊的HDL實現及其時序仿真結果.
上傳時間： 2013-04-24
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大規模可編程邏輯器件CPLD和FPGA是當今應用最廣泛的兩類可編程專用集成電路(ASIC),電子設計工程師用它可以在辦公室或實驗室里設計出所需的專用集成電路,從而大大縮短了產品上市時間,降低了開發成本.此外,可編程邏輯器件還具有靜態可重復編程和動態系統重構的特性,使得硬件的功能可以象軟件一樣通過編程來修改,這樣就極大地提高了電子系統設計的靈活性和通用性.該設計完成了在一片可編程邏輯器件上開發簡易計算機的設計任務,將單片機與單片機外圍電路集成化,能夠輸入指令、執行指令、輸出結果,具有在電子系統中應用的普遍意義,另外,也可以用于計算機組成原理的教學試驗.該文第一章簡要介紹了可編程ASIC和EDA技術的歷史、現狀、未來并對本課題作了簡要陳述.第二章在芯片設計的兩種輸入法即原理圖輸入法和HDL輸入法之間做出比較,決定選用HDL輸入法.第三章描述了具體的設計過程和設計手段,首先將簡易計算機劃分為運算器、CPU控制器、存儲器、鍵盤接口和顯示接口以及系統控制器,然后再往下分為下層子模塊.輸入法的語言使用的是Verilog HDL,鑒于篇幅所限,源代碼部分不在論文之中.第四章對設計的綜合與實現做了總結,給出了時序仿真波形圖.該文針對FPGA和RISC這兩大課題,對RISC在FPGA上的實現進行了初淺的探索與嘗試.從計算機體系結構入手,剖析了精簡指令集計算機的原理,通過該設計的實踐對ASIC和EDA的設計潛力有了更進一步的領悟.
上傳時間： 2013-05-21
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隨著星載電子系統復雜度、小型化需求的提高，SoC已經成為應對未來星載電子系統設計需求的解決途徑。為了簡化設計流程并且提高部件的可重用性，在目前的SoC設計中引入了稱之為平臺的體系結構模板，用它來描述采用已有的標準核來開發SoC的方法。在星載電子系統中常用部件的分類設計，最終建立一個包括多種功能部件，互連部件和處理部件的設計平臺，從而有效的提高星載電子系統的設計能力。在當前NASA和ESA的空間應用中，PCI總線廣泛作為背板總線和局部總線，有鑒于此，本研究選擇PCI總線作為星載電子系統設計平臺要提供的一個互連部件對其進行設計。 針對這一需求，本論文采用自項向下的設計方法對PCI總線從設備控制器的設計與實現進行了研究，對PCI總線協議做了深刻的分析，完成了PCI總線目標設備控制器的設計，采用Verilog HDL對其進行了RTL級的描述。 在該課題的研究中，采用了目前集成電路設計中常見的自頂向下設計方法，使用硬件描述語言Verilog HDL對其進行描述，重點分析了PCI總線設備控制器的設計。以PCI總線協議的分析和理解為基礎，對PCI總線設備控制器進行了功能分析和結構劃分。根據PCI總線設備控制器的功能和結構劃分，對PCI總線目標設備控制器的設計思路和各個子模塊電路的設計和實現進行了詳細的分析闡述，并且通過編寫測試激勵程序完成了功能仿真。應用FPGA作為物理驗證和實現載體，進行了面向FPGA的電路綜合，進行了布局布線后的時序仿真，證明所實現的PCI目標設備控制器符合基本功能要求，在以上基礎上完成了PCI目標設備控制器的FPGA實現。通過這整個論文的工作，按照設計、仿真、綜合驗證及布局布線的步驟，完成了PCI總線目標設備控制器IP軟核的設計。
上傳時間： 2013-06-07
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在無線通信系統中,信號在傳輸過程中由于多徑效應和信道帶寬的有限性以及信道特性的不完善性導致不可避免地產生碼間串擾(Intersymbol Interference).為了克服碼間串擾所帶來的信號畸變,則必須在接收端增加均衡器,以補償信道特性,正確恢復發送序列.盲均衡器由于不需要訓練序列,僅利用接收信號的統計特性就能對信道特性進行均衡,消除碼間串擾,成為近年來通信領域研究的熱點課題.本課題采用已經取得了很多研究成果的Bussgang類盲均衡算法,主要因為它的計算復雜度小,便于實時實現,具有較好的性能.本文探討了以FPGA(Field Programmable Gates Array)為平臺,使用Verilog HDL(Hardware Description Language)語言設計并實現基于Bussgang類型算法的盲均衡器的硬件系統.本文簡要介紹了Bussgang類型盲均衡算法中的判決引導LMS(DDLMS)和常模(CMA)兩種算法和FPGA設計流程.并詳細闡述了基于FPGA的信道盲均衡器的設計思想、設計結構和Verilog設計實現,以及分別給出了各個模塊的結構框圖以及驗證結果.本課題所設計和實現的信道盲均衡器,為電子設計自動化(EDA)技術做了有益的探索性嘗試,對今后無線通信系統中的單芯片可編程系統(SOPC)的設計運用有著積極的借鑒意義.
上傳時間： 2013-07-25
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信息技術的不斷發展,對信息的安全提出了更高的要求.在應用公鑰密碼體制的時候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實現也成為一個關注的方面.該文按照確定有限域、選取曲線參數、劃分結構模塊、優化模塊算法、實現模塊設計,驗證模塊功能的順序進行書寫.為了硬件實現上的方便,設計選擇了含有Ⅱ型優化正規基的伽略域GF(2191),并在該域上構造了隨機的橢圓曲線.根據層次化、結構化的設計思路,將橢圓曲線上的標量乘法運算劃分成兩個運算層次:橢圓曲線上的運算和有限域上的運算.模塊劃分之后,利用自底向上的設計思路,主要針對有限域上的乘法運算進行了重要的改進,并對加法群中的標量乘運算的算法進行了分析、證明,以達到面積優化和快速執行的效果.具體設計中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進行電路設計.完成了各個模塊的設計輸入和仿真.設計選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進行綜合、布局、布線和時序仿真.文中給出了橢圓曲線上的點加、倍點和標量乘法模塊的具體設計結構框圖.并且根據橢圓曲線的標量乘特點,提出了合適的驗證方案.該設計完成了橢圓曲線上的標量乘法運算.設計主要針對資源受限的應用環境:改進了有限域上的乘法運算、使用了沒有預處理的標量乘算法.改進后的橢圓曲線標量乘法需要2,741,998個邏輯單元,在100MHz的時鐘約束下,運行一次標量乘法運算需要567.69us.該次設計的結果可以直接用來構造橢圓曲線上的簽名、驗證、密鑰交換等算法.
上傳時間： 2013-05-24
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隨著技術的飛速發展,電力電子裝置如變頻設備、變流設備等容量日益擴大,數量日益增多,使得電網中的諧波污染日益嚴重,給電力系統和各類用電設備帶來危害,輕則增加能耗,縮短設備使用壽命,重則造成用電事故,影響安全生產.電力系統中的諧波問題早在20世紀20年代就引起了人們的注意.近年來,產生諧波的設備類型及數量均已劇增,并將繼續增長,諧波造成的危害也日趨嚴重.該論文分析比較了傳統測量諧波裝置和基于FPGA的新型諧波測量儀器的特性.分析了基于FFT的諧波測量方法,綜述了可編程元器件的發展過程、主要工藝發展及目前的應用情況,并介紹了一種主流硬件描述語言Verilog HDL的語法及其具體應用.分析了高速數字信號系統的信號完整性問題,提出了使用FPGA實現的整合處理器解決高速數字系統信號完整性問題的方法,并比較分析了各種主流的整合處理器解決方案的優缺點.分析了使用實時操作系統進行復雜嵌入式系統軟件開發的優缺點,并在該系統軟件開發中成功移植應用了實時操作系統UCOSII,改造了該操作系統中內存管理方式.研究了使用FPGA實現FFT算法的優缺點,對比分析了主要硬件實現架構的性能和優缺點,提出了一種基于浮點數的FFT算法FPGA實現架構,詳細設計了基于浮點數的硬件乘法器和加法器.該設計架構運行穩定,計算速度快捷.并通過實際仿真驗證了該設計的正確性和優越性.最終通過以上工作設計實現了一種新型的基于FPGA的諧波測量儀,該儀器的變送單元和采樣單元通過實際型式試驗檢驗,符合設計要求.該儀器的FPGA單元通過系統仿真,符合設計要求.
上傳時間： 2013-04-24
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本文介紹了I2C總線規范，并根據該規范對I2C進行模塊化設計，用Verilog HDL 語言對每個模塊進行具體描述，并通過模塊之間的調用，基本實現了I2C的主機從機的發送和接收功能。關
上傳時間： 2013-04-24
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Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發。該書本由淺入深的介紹了該技術的相關知識。推薦閱讀。
標簽： VerilogHDL 數字設計
上傳時間： 2013-05-30
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隨著微電子技術的快速發展，電子設備逐漸向著小型化、集成化方向發展；人們在要求設備性能不斷提升的同時，還要求設備功耗低、體積小、重量輕、可靠性高。同樣在我軍武器裝備的研制過程中，也對各武器裝備都提出了新的要求，特別是針對單兵配備的便攜設備，對體積、功耗、擴展性的要求更是嚴格。 在某手持式設備的開發項目中，需要設計一塊接口板，要求實現高達8個串行口擴展以及能源管理和數字輸入輸出接口等功能，該接口板與處理器模塊的連接總線采用LPC總線，整個手持設備除了對功能有基本的要求以外，對體積及功耗都提出了極高的要求。針對項目的具體設計要求，經過與傳統設計方法的比較，決定采用FPGA來實現LPC接口及UART控制器功能。 論文的主要目標是完成LPC接口的UART控制在FPGA中的實現。對于各模塊中的關鍵的功能部分，文中對其實現都進行了詳細的說明。整個設計全部采用硬件描述語言(HDL)實現，并且采用了分模塊的設計風格，具有很好的重用性。 為了在硬件平臺上驗證設計，還實做了FPGA驗證平臺，并用C語言編寫了測試程序。經過驗證，該方案完全實現了接口板的功能要求，并且滿足體積和功耗上的要求，取得了良好的效果。 論文通過采用FPGA作為電路設計的核心，以一種新的數字電路設計方法實現電路功能；旨在通過這種方式，不斷提高設備的性能并拓展設計者思想。
上傳時間： 2013-05-21
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DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具,直接計算DFT的計算量與變換區間長度N的平方成正比.當N較大時,因計算量太大,直接用DFT算法進行譜分析和喜好的實時處理是不切實際的.快速傅里葉變換(Fast Fourier Transformation,簡稱FFT)使DFT運算效率提高1~2個數量級.本文的目的就是研究如何應用FPGA這種大規模可編程邏輯器件實現FFT的算法.本設計主要采用先進的基-4DIT算法研制一個具有實用價值的FFT實時硬件處理器.在FFT實時硬件處理器的設計實現過程中,利用遞歸結構以及成組浮點制運算方式,解決了蝶形計算、數據傳輸和存儲操作協調一致問題.合理地解決了位增長問題.同時,采用并行高密度乘法器和流水線(pipeline)工作方式,并將雙端口RAM、只讀ROM全部內置在FPGA芯片內部,使整個系統的數據交換和處理速度得以很大提高,實際合理地解決了資源和速度之間相互制約的問題.本設計采用Verilog HDL硬件描述語言進行設計,由于在設計中采用Xilinx公司提供的稱為Core的IP功能塊極大地提高了設計效率.
上傳時間： 2013-06-20
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