sip協(xié)議基本流程和信令流程學(xué)習(xí)sip的好幫手 此PPT講解了現(xiàn)流行的SIP協(xié)議，是華為公司培訓(xùn)資料和個(gè)人心得的總結(jié)
標(biāo)簽： sip SIP 協(xié)議
上傳時(shí)間： 2017-06-20
上傳用戶：極客
Smarty 入門 不過(guò)因?yàn)橛嗅槍?duì)舊有的內(nèi)容做一些小調(diào)整，所以這次把它放回到自己的 Blog 裡。 序言 剛開始接觸樣版引擎的 PHP 設(shè)計(jì)師，聽到 Smarty 時(shí)，都會(huì)覺(jué)得很難。其實(shí)筆者也不例外，碰都不敢碰一下。但是後來(lái)在剖析 XOOPS 的程式架構(gòu)時(shí)，開始發(fā)現(xiàn) Smarty 其實(shí)並不難。只要將 Smarty 基礎(chǔ)功練好，在一般應(yīng)用上就已經(jīng)相當(dāng)足夠了。當(dāng)然基礎(chǔ)能打好，後面的進(jìn)階應(yīng)用也就不用怕了。 這次的更新，主要加上了一些概念性的東西，當(dāng)然也有一些進(jìn)階的技巧。不過(guò)這些也許早已深入大家的程式之中，如果有更好的觀點(diǎn)，也歡迎大家能夠回饋。
標(biāo)簽： Smarty
上傳時(shí)間： 2014-12-01
上傳用戶：鳳臨西北
《良葛格Java Jdk 5.0學(xué)習(xí)筆記》是作者良葛格本人近幾年來(lái)學(xué)習(xí)Java的心得筆記，結(jié)構(gòu)按照作者的學(xué)習(xí)脈絡(luò)依次展開，從什么是Java、如何配置Java開發(fā)環(huán)境、基本的Java語(yǔ)法到程序流程控制、管理類文件、異常處理、枚舉類型、泛型、J2SE中標(biāo)準(zhǔn)的API等均進(jìn)行了詳細(xì)介紹。本書的最后一章還安排了一個(gè)“文字編輯器”的專題制作。 本書門檻很低，只要您了解Windows基本操作，無(wú)需有其他程序語(yǔ)言的基礎(chǔ)，甚或沒(méi)有接觸過(guò)Java，都可以通過(guò)本書扎扎實(shí)實(shí)地學(xué)習(xí)Java。而對(duì)于一些曾經(jīng)學(xué)習(xí)過(guò)Java，但概念和基礎(chǔ)仍不扎實(shí)的讀者，本書也準(zhǔn)備了一些面向?qū)ο蟮挠^點(diǎn)與進(jìn)階的議題可供參考。
標(biāo)簽： Java 5.0 Jdk
上傳時(shí)間： 2014-01-27
上傳用戶：邶刖
設(shè)計(jì)高速電路必須考慮高速訊 號(hào)所引發(fā)的電磁干擾、阻抗匹配及串音等效應(yīng)，所以訊號(hào)完整性 (signal integrity)將是考量設(shè)計(jì)電路優(yōu)劣的一項(xiàng)重要指標(biāo)，電路日異複雜必須仰賴可 靠的軟體來(lái)幫忙分析這些複雜的效應(yīng)，才比較可能獲得高品質(zhì)且可靠的設(shè)計(jì)， 因此熟悉軟體的使用也將是重要的研究項(xiàng)目之一。另外了解高速訊號(hào)所引發(fā)之 各種效應(yīng)(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設(shè)計(jì)的重點(diǎn)之一。目前高速示波器的功能越來(lái)越多，使用上很複雜，必須事先 進(jìn)修學(xué)習(xí)，否則無(wú)法全盤了解儀器之功能，因而無(wú)法有效發(fā)揮儀器的量測(cè)功能。 其次就是高速訊號(hào)量測(cè)與介面的一些測(cè)試規(guī)範(fàn)也必須熟悉，像眼圖分析，探針 效應(yīng)，抖動(dòng)(jitter)測(cè)量規(guī)範(fàn)及高速串列介面量測(cè)規(guī)範(fàn)等實(shí)務(wù)技術(shù)，必須充分 了解研究學(xué)習(xí)，進(jìn)而才可設(shè)計(jì)出優(yōu)良之教學(xué)教材及教具。
標(biāo)簽： 高速電路
上傳時(shí)間： 2021-11-02
上傳用戶：jiabin
Allegro PCB SI的前仿真 前仿真，顧名思義，就是布局或布線前的仿真，是以優(yōu)化信號(hào)質(zhì)量、避免信號(hào)完整性和電源完整性為目的， 在眾多的影響因素中，找到可行的、乃至最優(yōu)化的解決方案的分析和仿真過(guò)程。簡(jiǎn)單的說(shuō)，前仿真要做到兩件 事：其一是找到解決方案；其二是將解決方案轉(zhuǎn)化成規(guī)則指導(dǎo)和控制設(shè)計(jì)。 一般而言，我們可以通過(guò)前仿真確認(rèn)器件的IO特性參數(shù)乃至型號(hào)的選擇，傳輸線的阻抗乃至電路板的疊層， 匹配元件的位置和元件值，傳輸線的拓?fù)浣Y(jié)構(gòu)和分段長(zhǎng)度等。 使用Allegro PCB SI進(jìn)行前仿真的基本流程如下： ■ 準(zhǔn)備仿真模型和其他需求 ■ 仿真前的規(guī)劃 ■ 關(guān)鍵器件預(yù)布局 ■ 模型加載和仿真配置 ■ 方案空間分析 ■ 方案到約束規(guī)則的轉(zhuǎn)化 2.1 準(zhǔn)備仿真模型和其他需求 在本階段，我們需要為使用Allegro PCB SI進(jìn)行前仿真做如下準(zhǔn)備工作：PCB 打板，器件代采購(gòu)，貼片,一站式服務(wù)！www.massembly.com 麥斯艾姆，最貼心的研發(fā)伙伴！ www.massembly.com 研發(fā)樣
標(biāo)簽： allegro pcb
上傳時(shí)間： 2022-02-09
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1 虛擬機(jī)系統(tǒng)搭建2 源碼編輯2.1 安裝和升級(jí)必要的組件2.2 下載源碼2.3 修改源碼及編譯2.4 源碼配置2.4.1 后臺(tái)管理界面為中文2.4.2 默認(rèn)開啟無(wú)線網(wǎng)絡(luò)2.4.3 改SSID名稱2.4.4 進(jìn)入系統(tǒng)后，增加密碼（密碼以admin為例）2.4.5 修改后臺(tái)登錄的端口號(hào)2.4.6 支持3G模塊功能（ USB方式）（ OpenWrt之PandoraBox）（華為E261）3 操作技巧3.1 覆蓋配置文件（推薦編輯方式）3.2 推薦操作習(xí)慣3.3 編譯技巧3.4 燒錄技巧（含shell固件升級(jí)方式）3.4.1 通過(guò)UBOOT進(jìn)行燒錄3.4.2 進(jìn)系統(tǒng)后通過(guò)命令行完成固件升級(jí)4 報(bào)錯(cuò)及解決方法4.1 Checking *libssl*... Failed.1 虛擬機(jī)系統(tǒng)搭建詳情，參見(jiàn)： VirtualBox安裝UbuntuKylin_ 劉云龍201504xx.docx；（VirtualBox安裝流程；安裝好后，在左上角“系統(tǒng)”菜單的“首選項(xiàng)”中選擇“屏幕保護(hù)程序”，然后去掉左下角的“計(jì)算機(jī)空閑時(shí)激活屏幕保護(hù)程序”，然后按“關(guān)閉”，這個(gè)窗口是沒(méi)有“應(yīng)用”或“確定”之類的，直接關(guān)閉它就會(huì)保存。）2 源碼編輯2.1 安裝和升級(jí)必要的組件a． 選左上角的菜單 “應(yīng)用程序 ”-附“件”-終“端”，進(jìn)入命令行，然后輸入sudo –sH，注意大小寫，然后輸入裝系統(tǒng)時(shí)設(shè)置的用戶密碼，就能切換到root( 提示：輸入密碼的時(shí)候不會(huì)有* 之類的顯示的，是完全不顯示，部分人不必驚慌)。切換到root 是為了安裝或升級(jí)部分必要的組件，有些組件需要root 權(quán)限。
標(biāo)簽： openwrt mt7620a
上傳時(shí)間： 2022-06-23
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cadence實(shí)戰(zhàn)教程本書作者具有豐富的一線實(shí)戰(zhàn)經(jīng)驗(yàn)，基于Allegro平臺(tái)，結(jié)合多年來(lái)積累的PCB設(shè)計(jì)實(shí)例，融入自身經(jīng)驗(yàn)，詳細(xì)講解PCB設(shè)計(jì)流程步驟與注意事項(xiàng)。內(nèi)容貼近初學(xué)者的應(yīng)用實(shí)際，符合初學(xué)者的學(xué)習(xí)需求，講解時(shí)注重邏輯性并輔以案例，可使讀者更容易看懂并消化吸收。同時(shí)，本書有相關(guān)的視頻內(nèi)容配套，讀者可利用網(wǎng)絡(luò)資源同步學(xué)習(xí)，加深印象。
標(biāo)簽： Allegro PCB
上傳時(shí)間： 2022-06-24
Cadence? Allegro? Sigrity? PI(電源完整性）集成設(shè)計(jì)和分析環(huán)境，幫助您簡(jiǎn)化在高速和高電流PCB系統(tǒng)和IC封裝上的電源分配網(wǎng)絡(luò)創(chuàng)建流程。設(shè)計(jì)工程師和電氣工程師可使用一系列從基礎(chǔ)到進(jìn)階的功能，對(duì)設(shè)計(jì)周期各階段的電氣性能進(jìn)行探索、優(yōu)化和解決問(wèn)題。通過(guò)使用獨(dú)特的電氣約束驅(qū)動(dòng)設(shè)計(jì)流程，設(shè)計(jì)周期將大幅縮短，最終產(chǎn)品成本也將大大減少。 Allegro Sigrity PI solution（電源完整性）提供了可擴(kuò)展、高性價(jià)比的預(yù)布局及布局后系統(tǒng)PDN設(shè)計(jì)和分析環(huán)境，包含電路板、封裝和系統(tǒng)級(jí)的初階及進(jìn)階分析。Allegro Sigrity PI Base與CadencePCB和IC封裝layout編輯器、CadenceAllegro Design Authoring緊密集成，實(shí)現(xiàn)了PCB和IC封裝設(shè)計(jì)從前端至后端的約束驅(qū)動(dòng)PDN設(shè)計(jì)。
標(biāo)簽： 電源完整性
上傳時(shí)間： 2022-07-11
本文檔主要介紹后仿真的操作流程。 后仿真是在PCB布線完成以后，對(duì)已經(jīng)完成的關(guān)鍵網(wǎng)絡(luò)進(jìn)行仿真驗(yàn)證的過(guò)程，可以檢查實(shí)際的物理執(zhí)行過(guò)程（布局布線）是否違背設(shè)計(jì)意圖，或是已知的改動(dòng)，通過(guò)仿真來(lái)驗(yàn)證這種改動(dòng)給高速設(shè)計(jì)帶來(lái)的影響。
標(biāo)簽： allegro 仿真流程
上傳時(shí)間： 2022-07-22
類比與介面裝置(AIPD)新產(chǎn)品研討會(huì)
標(biāo)簽： AIPD
上傳時(shí)間： 2013-08-03
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