FPGA/CPLD集成開(kāi)發(fā)環(huán)境ise的使用詳解 示例代碼8
標(biāo)簽： FPGA CPLD ise 集成開(kāi)發(fā)環(huán)境
上傳時(shí)間： 2014-12-04
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FPGA/CPLD集成開(kāi)發(fā)環(huán)境ise的使用詳解 示例代碼9
上傳時(shí)間： 2015-10-28
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FPGA/CPLD集成開(kāi)發(fā)環(huán)境ise的使用詳解 示例代碼10
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FPGA/CPLD集成開(kāi)發(fā)環(huán)境ise的使用詳解 示例代碼
上傳時(shí)間： 2013-11-26
上傳用戶：anng
詳細(xì)描述了在FPGA/CPLD設(shè)計(jì)過(guò)程中應(yīng)注意的地方,和如何提高設(shè)計(jì)效率,對(duì)FPGA設(shè)計(jì)者有很好的幫助
標(biāo)簽： FPGA CPLD 過(guò)程 如何提高
上傳時(shí)間： 2015-11-08
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用verlog語(yǔ)言編的一個(gè)很好的綜合實(shí)驗(yàn),特別適合于FPGA/CPLD的初學(xué)者
標(biāo)簽： verlog FPGA CPLD 語(yǔ)言
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用verlog語(yǔ)言編的又一個(gè)很好的綜合實(shí)驗(yàn)(交通燈的控制),特別適合于FPGA/CPLD的初學(xué)者
上傳時(shí)間： 2013-12-11
上傳用戶：cuiyashuo
用verlog語(yǔ)言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器，乘法器，除法器，多路選擇器，二進(jìn)制轉(zhuǎn)BCD碼，加法器，減法器等等。
標(biāo)簽： verlog FPGA CPLD 8位
上傳時(shí)間： 2013-12-29
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加密Altera的FPGA的方法 加密Altera的FPGA的方法
標(biāo)簽： Altera FPGA 加密
上傳時(shí)間： 2013-12-21
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leon3 patch for altera ep1c20 FPGA.
標(biāo)簽： altera leon3 patch FPGA
上傳時(shí)間： 2015-11-17
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