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BCH 編碼器 Verilog

verilog代碼

verilog代碼，基礎(chǔ)的寄存器配置模式，怎樣生成寄存器，以及如何在合適的時(shí)候用寄存器

標(biāo)簽： verilog 代碼

上傳時(shí)間： 2016-01-13

上傳用戶：xuan‘nian
altera Quartus II TLC晶片控制可控制暫存器

altera Quartus II TLC晶片控制可控制暫存器，手動(dòng)調(diào)整內(nèi)碼。 (含電路)

標(biāo)簽： Quartus altera TLC 控制

上傳時(shí)間： 2016-02-13

上傳用戶：Zxcvbnm
產(chǎn)生你所需要的FIR濾波器

產(chǎn)生你所需要的FIR濾波器，可以產(chǎn)生VHDL格式之源碼。

標(biāo)簽： FIR 濾波器

上傳時(shí)間： 2016-03-07

上傳用戶：klin3139
針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DS

針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動(dòng)程序采用DriverWorks 和Windows 驅(qū)動(dòng)開發(fā)包DDK 進(jìn)行開發(fā), 具有很好的通用性和可移植性。

標(biāo)簽： Verilog 9054 CPCI CPLD

上傳時(shí)間： 2013-12-24

上傳用戶：tedo811
從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)——實(shí)驗(yàn)練習(xí)與Verilog語(yǔ)法手冊(cè)

從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)——實(shí)驗(yàn)練習(xí)與Verilog語(yǔ)法手冊(cè)，與先前傳的《VerilogHDL教程》配合使用，Pdg格式，請(qǐng)用超星閱覽器打開。

標(biāo)簽： Verilog 算法設(shè)計(jì) 實(shí)驗(yàn)

上傳時(shí)間： 2014-10-28

上傳用戶：zycidjl
三位全加器的源代碼

三位全加器的源代碼，和測(cè)試代碼，用Verilog HDL實(shí)現(xiàn)的！

標(biāo)簽： 全加器源代碼

上傳時(shí)間： 2013-12-22

上傳用戶：erkuizhang
verilog

verilog，hdl的循環(huán)冗余碼的編碼解碼器，里面有三個(gè)文檔。

標(biāo)簽： verilog

上傳時(shí)間： 2014-11-29

上傳用戶：chfanjiang
利用verilog語(yǔ)言

利用verilog語(yǔ)言，設(shè)計(jì)分頻器，很不錯(cuò)的參考資料

標(biāo)簽： verilog 語(yǔ)言

上傳時(shí)間： 2013-12-03

上傳用戶：685
用JSP編寫的線上問(wèn)卷調(diào)查系統(tǒng)

用JSP編寫的線上問(wèn)卷調(diào)查系統(tǒng)，提供JSP及JavaBean源始碼

標(biāo)簽： JSP 系統(tǒng)

上傳時(shí)間： 2016-07-31

上傳用戶：123456wh
本程式碼是一個(gè)簡(jiǎn)單的股票分析系統(tǒng)

本程式碼是一個(gè)簡(jiǎn)單的股票分析系統(tǒng)，分為server與client兩端，客戶可以從client端看到當(dāng)前的股票價(jià)錢訊息，而系統(tǒng)編輯者只需要從server端去輸入那一則股票價(jià)錢有變動(dòng)即可。

標(biāo)簽： 程式分股票系統(tǒng)

上傳時(shí)間： 2016-08-24

上傳用戶：sdq_123