linux 中斷和設(shè)備驅(qū)動 本章介紹L i n u x內(nèi)核是如何維護(hù)它支持的文件系統(tǒng)中的文件的，我們先介紹 V F S ( Vi r t u a lFile System，虛擬文件系統(tǒng))，再解釋一下L i n u x內(nèi)核的真實文件系統(tǒng)是如何得到支持的。L i n u x的一個最重要特點就是它支持許多不同的文件系統(tǒng)。這使 L i n u x非常靈活，能夠與許多其他的操作系統(tǒng)共存。在寫這本書的時候， L i n u x共支持1 5種文件系統(tǒng)： e x t、 e x t 2、x i a、 m i n i x、 u m s d o s、 msdos 、v f a t、 p r o c、 s m b、 n c p、 i s o 9 6 6 0、 s y s v、 h p f s、 a ffs 和u f s。無疑隨著時間的推移，L i n u x支持的文件系統(tǒng)數(shù)還會增加。
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上傳時間： 2013-11-13
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
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上傳時間： 2013-11-23
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第八章 labview的編程技巧 本章介紹局部變量、全局變量、屬性節(jié)點和其他一些有助于提高編程技巧的問題，恰當(dāng)?shù)剡\用這些技巧可以提高程序的質(zhì)量。 ８．１ 局部變量 嚴(yán)格的語法盡管可以保證程序語言的嚴(yán)密性，但有時它也會帶來一些使用上的不便。在labview這樣的數(shù)據(jù)流式的語言中，將變量嚴(yán)格地分為控制器（Control）和指示器（Indicator），前者只能向外流出數(shù)據(jù)，后者只能接受流入的數(shù)據(jù)，反過來不行。在一般的代碼式語言中，情況不是這樣的。例如我們有變量a、b和c，只要需要我們可以將a的值賦給b，將b的值賦給c等等。前面所介紹的labview內(nèi)容中，只有移位積存器即可輸入又可輸出。另外，一個變量在程序中可能要在多處用到，在圖形語言中勢必帶來過多連線，這也是一件煩人的事。還有其他需要，因此labview引入了局部變量。
上傳時間： 2013-10-27
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2014-12-04
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JAVA課程設(shè)計實例。多個大型系統(tǒng)源代碼，如考試系統(tǒng)單機(jī)版、C\S版、B\S版。
上傳時間： 2014-01-20
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《大型數(shù)據(jù)庫技術(shù):Oracle 9i高級程序設(shè)計教程》隨書光盤。 本書結(jié)合大量的實例，介紹如何利用Oracle來管理和維護(hù)數(shù)據(jù)，以及使用JSP、PHP和C＃開發(fā)C/S模式和B/S模式網(wǎng)絡(luò)數(shù)據(jù)庫應(yīng)用程序。全書分為管理篇、開發(fā)篇和實踐篇3個部分。管理篇和開發(fā)篇Oracle數(shù)據(jù)庫的管理和開發(fā)技術(shù)；實踐篇完整地介紹使用JSP、PHP和C#開發(fā)的基于Oracle數(shù)據(jù)庫項目的實例。這些實例既可以作為獨立的系統(tǒng)運行，也可以取其中的一部分作為應(yīng)用軟件的一個模塊，具有很強(qiáng)的實用性。本書所附光盤內(nèi)容為本書的所涉及的源代碼。 本書適合Oracle數(shù)據(jù)庫管理員和應(yīng)用程序開發(fā)人員，以及對數(shù)據(jù)庫技術(shù)感興趣的讀者閱讀。
標(biāo)簽： Oracle 大型 光盤 數(shù)據(jù)庫技術(shù)
上傳時間： 2015-05-06
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源代碼\用動態(tài)規(guī)劃算法計算序列關(guān)系個數(shù) 用關(guān)系"<"和"="將3個數(shù)a，b，c依次序排列時，有13種不同的序列關(guān)系： a=b=c,a=b<c,a<b=v,a<b<c,a<c<b a=c<b,b<a=c,b<a<c,b<c<a,b=c<a c<a=b,c<a<b,c<b<a 若要將n個數(shù)依序列，設(shè)計一個動態(tài)規(guī)劃算法，計算出有多少種不同的序列關(guān)系， 要求算法只占用O(n),只耗時O(n*n).
標(biāo)簽： lt 源代碼 動態(tài)規(guī)劃 序列
上傳時間： 2013-12-26
上傳用戶：siguazgb
LCS（最長公共子序列）問題可以簡單地描述如下： 一個給定序列的子序列是在該序列中刪去若干元素后得到的序列。給定兩個序列X和Y，當(dāng)另一序列Z既是X的子序列又是Y的子序列時，稱Z是序列X和Y的公共子序列。例如，若X={A，B，C，B，D，B，A}，Y={B，D，C，A，B，A}，則序列{B，C，A}是X和Y的一個公共子序列，但它不是X和Y的一個最長公共子序列。序列{B，C，B，A}也是X和Y的一個公共子序列，它的長度為4，而且它是X和Y的一個最長公共子序列，因為X和Y沒有長度大于4的公共子序列。 最長公共子序列問題就是給定兩個序列X={x1,x2,...xm}和Y={y1,y2,...yn}，找出X和Y的一個最長公共子序列。對于這個問題比較容易想到的算法是窮舉，對X的所有子序列，檢查它是否也是Y的子序列，從而確定它是否為X和Y的公共子序列，并且在檢查過程中記錄最長的公共子序列。X的所有子序列都檢查過后即可求出X和Y的最長公共子序列。X的每個子序列相應(yīng)于下標(biāo)集{1,2,...,m}的一個子集。因此，共有2^m個不同子序列，從而窮舉搜索法需要指數(shù)時間。
上傳時間： 2015-06-09
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三相步進(jìn)電機(jī)的三相六拍工作方式，正轉(zhuǎn)的繞組通電順序：A、AB、B、BC、C、CA、A，反轉(zhuǎn)的通電順序：A、AC、C、CB、B、BA、B、A。 由于步進(jìn)電機(jī)轉(zhuǎn)子有一定的慣性以及所帶負(fù)載的慣性，故步進(jìn)電機(jī)的工作過程中不能及時的啟動和停止，在啟動時應(yīng)慢慢的加速到預(yù)定速度，在停止前應(yīng)逐漸減速到停止，否則，將產(chǎn)生失步現(xiàn)象。 步進(jìn)電機(jī)的控制問題可總結(jié)為兩點： 1、產(chǎn)生工作方式需要的時序脈沖； 2、控制步進(jìn)電機(jī)的速度，使它始終遵循加速、勻速、減速的規(guī)律工作。
標(biāo)簽： 三相 步進(jìn)電機(jī) 工作方式
上傳時間： 2015-12-01
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flash 鍵盤音效取自win2000系統(tǒng)ding.wav，經(jīng)過CoolEdit處理成音階，在Flash中導(dǎo)入在相應(yīng)按鈕上。 沒有難度，就是耐心一點，成績不錯哦！ 對應(yīng)表： 低音G-a #G-w A-s #A-e B-d 中音C-f #C-t D-g #D-y E-h F-j #F-i G-k #G-o A-l #A-p B- 高音C-1 D-2 E-3 F-4 G-5 A-6 B-7 C(high)-8 #C-c #D-v #F-b #G-n #A-m
上傳時間： 2014-02-06
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