詳細(xì)的CRC 校驗(yàn)原理分析 以及計(jì)算過(guò)程
上傳時(shí)間： 2013-05-16
上傳用戶：hrzx1234
16×16點(diǎn)陣(滾動(dòng)顯示)，帶仿真原理圖！
上傳時(shí)間： 2013-04-24
上傳用戶：小眼睛LSL
帶CRC串口調(diào)試助手，應(yīng)用于各種數(shù)據(jù)通訊檢測(cè)與調(diào)試
標(biāo)簽： CRC 串口 調(diào)試助手
上傳時(shí)間： 2013-04-24
上傳用戶：gaoxiaonea
orcad 16.3教程：講解如何快速對(duì)ORCAD16.3 操作入門
上傳時(shí)間： 2013-06-09
上傳用戶：feichengweoayauya
本文應(yīng)用EDA技術(shù)，基于FPGA器件設(shè)計(jì)與實(shí)現(xiàn)UART，并采用CRC校驗(yàn)。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來(lái)實(shí)現(xiàn)。選用Xilinx公司的SpartanⅢ系列的XC3S1000來(lái)實(shí)現(xiàn)異步串行通信的接收、發(fā)送和接口控制功能，利用FPGA集成度比較高，具有在線可編程能力，在其完成各種功能的同時(shí)，完全可以將串行通信接口構(gòu)建其中，可根據(jù)實(shí)際需求分配資源。 2、利用VerilogHDL語(yǔ)言非常容易掌握，功能比VHDL更強(qiáng)大的特點(diǎn)，可以在設(shè)計(jì)時(shí)不斷修改程序，來(lái)適用不同規(guī)模的應(yīng)用，而且采用Verilog輸入法與工藝性無(wú)關(guān)，利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。 3、利用ModelSim仿真工具對(duì)程序進(jìn)行功能仿真和時(shí)序仿真，以驗(yàn)證設(shè)計(jì)是否能獲得所期望的功能，確定設(shè)計(jì)程序配置到邏輯芯片之后是否可以運(yùn)行，以及程序在目標(biāo)器件中的時(shí)序關(guān)系。 4、為保證數(shù)據(jù)傳輸?shù)恼_性，采用循環(huán)冗余校驗(yàn)CRC(CyclicRedundancyCheck)，該編碼簡(jiǎn)單，誤判概率低，為了減少硬件成本，降低硬件設(shè)計(jì)的復(fù)雜度，本設(shè)計(jì)通過(guò)CRC算法軟件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果表明，基于EDA技術(shù)的現(xiàn)場(chǎng)可編程門陣列FPGA集成度高，結(jié)構(gòu)靈活，設(shè)計(jì)方法多樣，開(kāi)發(fā)周期短，調(diào)試方便，修改容易，采用FPGA較好地實(shí)現(xiàn)了串行數(shù)據(jù)的通信功能，并對(duì)數(shù)據(jù)作了一定的處理，本設(shè)計(jì)中為CRC校驗(yàn)。另外，可以利用FPGA的在線可編程特性，對(duì)本設(shè)計(jì)電路進(jìn)行功能擴(kuò)展，以滿足更高的要求。
標(biāo)簽： FPGA CRC 串行 通信實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
上傳用戶：Altman
自己編的WTV020-SD-16語(yǔ)音模塊msp430的程序已經(jīng)在參賽中使用過(guò)！
上傳時(shí)間： 2013-04-24
上傳用戶：moonkoo7
三菱PLC MODBUS RTU通信CRC校驗(yàn)子程序
上傳時(shí)間： 2013-05-16
上傳用戶：qulele
兩個(gè)工具：1、16位CRC計(jì)算。2、浮點(diǎn)數(shù)與十進(jìn)制互相轉(zhuǎn)換，輸入浮點(diǎn)，則轉(zhuǎn)換成十進(jìn)制，輸入十進(jìn)制，則轉(zhuǎn)換為浮點(diǎn)數(shù)，請(qǐng)注意，浮點(diǎn)數(shù)最左邊為最低字節(jié)。
標(biāo)簽： CRC 浮點(diǎn)數(shù) 十進(jìn)制
上傳時(shí)間： 2013-06-13
上傳用戶：冇尾飛鉈
包括于博士主講的Cadence軟件設(shè)計(jì)視頻教程，共計(jì)60講 分卷壓縮，例如： cadence視頻教程（第001講）.wmv28M cadence視頻教程（第002講）.wmv47.1M cadence視頻教程（第003講）.wmv21.6M cadence視頻教程（第004講）.wmv24.4M cadence視頻教程（第005講）.wmv23.4M 另外包括Cadence Allegro 16.5 視頻教程，692MB 下面是兩個(gè)視頻的下載鏈接：
標(biāo)簽： Cadence Allegro 16.5 視頻教程
上傳時(shí)間： 2013-07-23
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16*16點(diǎn)陣的介紹
標(biāo)簽： 16 點(diǎn)陣設(shè)計(jì)
上傳時(shí)間： 2013-11-12
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