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CYCLONEII

基于FPGA的視頻圖像分析.rar

對弓網故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當大，需要采用先進的視頻編解碼協(xié)議進行處理，進而實現(xiàn)檢測現(xiàn)場的實時監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發(fā)板作為硬件平臺，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設計與仿真驗證。以Altera公司的CYCLONEII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現(xiàn)視頻圖像采集、存儲、顯示以及實現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統(tǒng)的設計方法，加速了系統(tǒng)的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態(tài)圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發(fā)板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉換、I2C總線、視頻的數(shù)字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現(xiàn)H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現(xiàn)了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現(xiàn)了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼

標簽： FPGA 視頻圖像分析

上傳時間： 2013-04-24

上傳用戶：啦啦啦啦啦啦啦
基于FPGA的DDS波形信號發(fā)生器的設計

設計采用Altera公司CYCLONEII系列EP2C5Q208作為核心器件，采用直接數(shù)字頻率合成技術實現(xiàn)了一個頻率、相位可控的基本信號發(fā)生器。該信號發(fā)生器可以產生正弦波、方波、三角波和鋸齒波四種波形。仿真及硬件驗證的結果表明，該信號發(fā)生器精度高，抗干擾性好，此設計方案具有一定的實用性。

標簽： FPGA DDS 波形信號發(fā)生器

上傳時間： 2013-11-10

上傳用戶：農藥鋒6
基于FPGA的DDS波形信號發(fā)生器的設計

設計采用Altera公司CYCLONEII系列EP2C5Q208作為核心器件，采用直接數(shù)字頻率合成技術實現(xiàn)了一個頻率、相位可控的基本信號發(fā)生器。該信號發(fā)生器可以產生正弦波、方波、三角波和鋸齒波四種波形。仿真及硬件驗證的結果表明，該信號發(fā)生器精度高，抗干擾性好，此設計方案具有一定的實用性。

標簽： FPGA DDS 波形信號發(fā)生器

上傳時間： 2013-12-18

上傳用戶：kz_zank
SOPC實驗--Hello World實驗:啟動Quartus II軟件

SOPC實驗--Hello World實驗:啟動Quartus II軟件，選擇File→New Project Wizard，在出現(xiàn)的對話框中填寫項目名稱 2、點擊Finish，然后選擇“是”。選擇Assignments→Device，改寫各項內容。Family改為CYCLONEII，根據(jù)實驗板上的器件選擇相應的器件，本實驗選擇EP2C5T144C8,點擊對話框中的Device & Pin Options，在Configuration中，選項Use Configuration Device為EPCS1，選項Unused Pins為As inputs,tri-stated.

標簽： Quartus Hello World SOPC

上傳時間： 2014-01-13

上傳用戶：梧桐
通過IIC總線讀寫實時時鐘DS1307

通過IIC總線讀寫實時時鐘DS1307，并把時、分、秒顯示在12864液晶屏上，用的CYCLONEII EP2C8，Quartus環(huán)境

標簽： 1307 IIC DS 總線

上傳時間： 2016-11-19

上傳用戶：亞亞娟娟123
這是我用Verilog寫的DES加解密程序,準確的說這是一份實驗報告,里面不但有程序還有簡單的注釋[主要是針對仿真的波形的],我主要寫的是主控部分,密鑰生成部分參考了下版原康宏的程序.該程序即可加密也

這是我用Verilog寫的DES加解密程序,準確的說這是一份實驗報告,里面不但有程序還有簡單的注釋[主要是針對仿真的波形的],我主要寫的是主控部分,密鑰生成部分參考了下版原康宏的程序.該程序即可加密也可解密,選用CYCLONEII器件即能跑到100Mhz以上.

標簽： Verilog 程序 DES 分

上傳時間： 2013-12-16

上傳用戶：refent
這個文件包含了我前一段寫的關于3~8電梯控制的4-5個程序!并且附有比較詳細的注釋.準確說這是一份課程設計報告.在最終版本的程序中對于FLEX10K系列器件只占用141個邏輯單元,頻率可達60多Mhz

這個文件包含了我前一段寫的關于3~8電梯控制的4-5個程序!并且附有比較詳細的注釋.準確說這是一份課程設計報告.在最終版本的程序中對于FLEX10K系列器件只占用141個邏輯單元,頻率可達60多Mhz,選擇CYCLONEII器件可達260多Mhz.因為包含了好幾個程序,希望站長不要只安一個程序處理,能及時開通!

標簽： FLEX 10K 141 Mhz

上傳時間： 2016-12-03

上傳用戶：yzhl1988
使用VHDL硬件描述語言實現(xiàn)了直接頻率合成器的制作

使用VHDL硬件描述語言實現(xiàn)了直接頻率合成器的制作，并在Altera公司的CYCLONEII上得到實現(xiàn)，驗證了代碼的正確性。用戶操作可以參照程序中的說明，請使用QuartusII6.0以上版本打開，低版本打開時會有錯誤提示

標簽： VHDL 硬件描述語言頻率合成器

上傳時間： 2017-01-10

上傳用戶：清風冷雨