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CYCLONEIII

  • Altera的CYCLONEIII Start Board,使用的PFGA是3C25

    Altera的CYCLONEIII Start Board,使用的PFGA是3C25,包括原理圖和PCB,用Cadence Allegro打開

    標簽: CYCLONEIII Altera Board Start

    上傳時間: 2016-11-19

    上傳用戶:litianchu

  • 基于FPGA的圖像采集處理系統設計與實現.rar

    隨著當今科學技術的迅猛發展,數字圖像處理技術正在各個行業得到廣泛的應用,而FPGA技術的不斷成熟改變了通常采用并行計算機或數字信號處理器(DSP)、專用集成電路(ASIC)等作為嵌入式處理器的慣例。可編程邏輯器件(FPGA)憑借其較低的開發成本、較高的并行處理速度、較大的靈活性及其較短的開發周期等特點,在圖像處理系統中有獨特的優勢。 本文提出了一種基于FPGA的圖像采集處理系統解決方案,并選用低成本高性能的Altera公司的CYCLONEIII系列FPGA EP3C40F324為核心,設計開發了圖像采集處理的軟硬件綜合系統。文章闡述了如何在FPGA中嵌入NiosII軟核處理器并完成圖像采集處理系統功能的設計方案。硬件電路上,系統設計了三塊電路板:FPGA核心處理板、圖像采集卡、圖像顯示卡,其中通過I2C總線對采集卡的工作模式進行配置,在采集模塊控制下,將采集到的圖像數據存儲到SDRAM;根據VGA顯示原理及其時序關系,設計了VGA顯示輸出控制模塊,合成了VGA工作的控制信號,又根據VGA顯示器的工業標準,合成VGA接口的水平和幀同步信號。邏輯硬件上,應用SOPCBuilder工具生成了FPGA內部的邏輯硬件功能模塊,定制了NiosII IP core、CMOS圖像采集模塊、VGA Controller及其I2C總線接口,系統各模塊間通過Avalon總線連接起來。軟件部分,在NiosII內核處理器上實現了彩色圖像顏色空間轉換、二值化、形態學腐蝕處理及其目標定位等算法。實驗結果證明了本文提出的方案及算法的正確性,可行性。

    標簽: FPGA 圖像采集 處理系統

    上傳時間: 2013-08-05

    上傳用戶:woshiyaosi

  • 基于CYCLONEIII構成的RS編碼系統

    本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S(255,223)編碼系統;利用Quartus II 9.0作為硬件仿真平臺,用硬件描述語言Verilog_HDL實現編程,并且通過JTAG接口與EP3C10連接。R-S(Reed-Solomon)碼是一類糾錯能力很強的特殊的非二進制BCH碼,能應對隨機性和突發性錯誤,廣泛應用于各種通信系統中和保密系統中。R-S(255,223)碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。

    標簽: CYCLONEIII RS編碼

    上傳時間: 2013-11-07

    上傳用戶:exxxds

  • 基于CYCLONEIII構成的RS編碼系統

    本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S(255,223)編碼系統;利用Quartus II 9.0作為硬件仿真平臺,用硬件描述語言Verilog_HDL實現編程,并且通過JTAG接口與EP3C10連接。R-S(Reed-Solomon)碼是一類糾錯能力很強的特殊的非二進制BCH碼,能應對隨機性和突發性錯誤,廣泛應用于各種通信系統中和保密系統中。R-S(255,223)碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。

    標簽: CYCLONEIII RS編碼

    上傳時間: 2013-10-08

    上傳用戶:yuchunhai1990

  • 十六進制轉十進制程序,采用verilog語言編寫,CYCLONEIII上測試可用

    十六進制轉十進制程序,采用verilog語言編寫,cyclongiii上測試可用

    標簽: CYCLONEIII verilog 十六進制 十進制 程序 測試 語言 編寫

    上傳時間: 2016-07-25

    上傳用戶:londin_liang

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