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上傳時(shí)間: 2022-05-02
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《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)(第2版)》結(jié)合作者多年工作經(jīng)驗(yàn),深入地討論了altera fpga/cpld的設(shè)計(jì)和優(yōu)化技巧。在討論fpga/cpld設(shè)計(jì)指導(dǎo)原則的基礎(chǔ)上,介紹了altera器件的高級(jí)應(yīng)用;引領(lǐng)讀者學(xué)習(xí)邏輯鎖定設(shè)計(jì)工具,詳細(xì)討論了時(shí)序約束與靜態(tài)時(shí)序分析方法;結(jié)合實(shí)例討論如何進(jìn)行設(shè)計(jì)優(yōu)化,介紹了altera的可編程器件的高級(jí)設(shè)計(jì)工具與系統(tǒng)級(jí)設(shè)計(jì)技巧。 本書(shū)附帶光盤(pán)中收錄了altera quartus ii web版軟件,讀者可以安裝使用,同時(shí)還收錄了本書(shū)所有實(shí)例的完整工程、源代碼和使用說(shuō)明文件,便于讀者邊學(xué)邊練,提高實(shí)際應(yīng)用能力。第1章 可編程邏輯設(shè)計(jì)指導(dǎo)原則 第2章 Altera器件高級(jí)特性與應(yīng)用第3章 LogicLock設(shè)計(jì)方法.第4章 時(shí)序約束與時(shí)序分析 第5章 設(shè)計(jì)優(yōu)化第6章 Altera其他高級(jí)工具 第7章 FPGA系統(tǒng)級(jí)設(shè)計(jì)技術(shù)
上傳時(shí)間: 2022-06-13
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Altera FPGA CPLD學(xué)習(xí)筆記
上傳時(shí)間: 2022-07-08
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Altera FPGA和CPLD設(shè)計(jì)學(xué)習(xí)筆記(特權(quán)完善)
上傳時(shí)間: 2022-07-08
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Cyclone V FPGA功耗優(yōu)勢(shì):采用低功耗28nm FPGA活的最低系統(tǒng)功耗(英文資料)
標(biāo)簽: Cyclone Altera FPGA 28
上傳時(shí)間: 2013-11-23
上傳用戶(hù):lijinchuan
在數(shù)字濾波器中,F(xiàn)IR濾波器是一種結(jié)構(gòu)簡(jiǎn)單且總是穩(wěn)定的濾波器,同時(shí)也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運(yùn)算速度過(guò)慢,而改進(jìn)型的DA結(jié)構(gòu)的濾波器需要過(guò)高的芯片面積消耗大量的邏輯資源很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器,與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比,RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu),減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積,提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述,并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。
標(biāo)簽: FPGA FIR 濾波器 優(yōu)化算法
上傳時(shí)間: 2014-12-28
上傳用戶(hù):feilinhan
為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問(wèn)題,設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng),本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號(hào),穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在FPGA 內(nèi)利用VHDL 語(yǔ)言設(shè)計(jì)實(shí)現(xiàn),大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本,提高了系統(tǒng)集成度和穩(wěn)定性。
上傳時(shí)間: 2013-10-30
上傳用戶(hù):zhishenglu
Cyclone V FPGA功耗優(yōu)勢(shì):采用低功耗28nm FPGA活的最低系統(tǒng)功耗(英文資料)
標(biāo)簽: Cyclone Altera FPGA 28
上傳時(shí)間: 2015-01-01
上傳用戶(hù):xauthu
LED顯示屏是LED點(diǎn)陣模塊或者像素單元組成的平面顯示屏幕。自從誕生以來(lái),以其亮度高、視角廣、壽命長(zhǎng)、性?xún)r(jià)比高的特點(diǎn),在交通、廣告、新聞發(fā)布、體育比賽、電子景觀等領(lǐng)域得到了廣泛應(yīng)用。 LED顯示屏控制器作為控制LED屏顯示圖像、數(shù)據(jù)的關(guān)鍵,是整個(gè)LED視頻顯示系統(tǒng)的核心。本文研究的是對(duì)全彩色同步LED屏的控制,控制LED屏同步顯示在上位機(jī)顯示系統(tǒng)中某固定位置處的圖像。根據(jù)已有的LED顯示屏及其驅(qū)動(dòng)器的特點(diǎn),提出了一種可行的方案并進(jìn)行了設(shè)計(jì)。系統(tǒng)主要分為兩個(gè)部分:視頻信號(hào)的獲取,視頻信號(hào)的處理。 經(jīng)過(guò)分析比較,決定從顯卡的DVI接口獲得視頻源,視頻源經(jīng)過(guò)DVI解碼芯片TFP401A的解碼后,可以獲得圖像的數(shù)字信息,這些信息包括紅、綠、藍(lán)三基色的數(shù)據(jù)以及行同步、場(chǎng)同步、使能等控制信號(hào)。這些信號(hào)將在視頻信號(hào)處理模塊中被使用。 信號(hào)處理模塊在接收視頻信號(hào)源后,對(duì)數(shù)據(jù)進(jìn)行處理,最后輸出數(shù)據(jù)給驅(qū)動(dòng)電路。在信號(hào)處理模塊中,采用了可編程邏輯器件FPGA來(lái)完成??删幊踢壿嬈骷哂懈呒啥?、高速度、高可靠性、在線可編程(ISP)等特點(diǎn),所以特別適合于本設(shè)計(jì)。利用FPGA的可編程性,在FPGA內(nèi)部劃分了各個(gè)小模塊,各小模塊中通過(guò)少量的信號(hào)進(jìn)行聯(lián)系,這樣就將比較大的系統(tǒng)轉(zhuǎn)化成許多小的系統(tǒng),使得設(shè)計(jì)更加簡(jiǎn)單,容易驗(yàn)證。本文分析了驅(qū)動(dòng)電路所需要的數(shù)據(jù)的特點(diǎn),全彩色灰度級(jí)的實(shí)現(xiàn)方式,決定把系統(tǒng)劃分為視頻源截取、RGB格式轉(zhuǎn)化、位平面分離、讀SRAM地址發(fā)生器、寫(xiě)SRAM地址發(fā)生器、讀寫(xiě)SRAM選擇控制器、灰度實(shí)現(xiàn)等模塊。 最后利用示波器和SignalTap II邏輯分析儀等工具,對(duì)系統(tǒng)進(jìn)行了聯(lián)合調(diào)試。改進(jìn)了時(shí)序、優(yōu)化了布局布線,使得系統(tǒng)性能得到了良好的改善。 在分析了所需要的資源的基礎(chǔ)上,課題決定采用Altera的Cyclone EP1C12 FPGA設(shè)計(jì)視頻信號(hào)處理模塊,在Quartus II和modelsim平臺(tái)下,用Verilog HDL語(yǔ)言開(kāi)發(fā)。
上傳時(shí)間: 2013-05-19
上傳用戶(hù):玉簫飛燕
隨著信息技術(shù)的發(fā)展,數(shù)字信號(hào)的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門(mén)得到越來(lái)越廣泛的應(yīng)用,這些應(yīng)用中對(duì)數(shù)字信號(hào)的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號(hào)傳輸效率低,嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開(kāi)放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是,由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn),常常需要專(zhuān)用的接口芯片作為橋接,為了解決這一系列問(wèn)題,本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案,支持PCI突發(fā)訪問(wèn)方式,突發(fā)長(zhǎng)度為8至128個(gè)雙字長(zhǎng)度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量為6000個(gè)邏輯宏單元,速度為-8,編譯后系統(tǒng)速度可以達(dá)到80MHz,取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面,特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個(gè)功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法,著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式,采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯,并進(jìn)行了相關(guān)的時(shí)序仿真和邏輯驗(yàn)證,硬件需要軟件的配合才能實(shí)現(xiàn)其功能,因此設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)是一個(gè)重要部分,論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動(dòng)模式的組成、開(kāi)發(fā)設(shè)備驅(qū)動(dòng)程序的工具以及開(kāi)發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動(dòng)程序時(shí)的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù),對(duì)PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。
上傳時(shí)間: 2013-07-24
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