FPGA VERILOG 用DCFIFO實(shí)現(xiàn) 跨時(shí)鐘域的數(shù)據(jù)傳輸，已驗(yàn)證，直接可用
標(biāo)簽： VERILOG DCFIFO FPGA 時(shí)鐘域
上傳時(shí)間： 2014-01-07
上傳用戶：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 實(shí)現(xiàn)高速到低速時(shí)鐘域的數(shù)據(jù)傳輸 ，值得學(xué)習(xí)。
標(biāo)簽： alteral VERILOG DCFIFO FPGA
上傳時(shí)間： 2013-12-26
上傳用戶：lepoke
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