DM642上利用DMA和CACHE優(yōu)化內(nèi)存存取實(shí)例
上傳時(shí)間： 2013-12-16
上傳用戶：愛死愛死
集成電路設(shè)計(jì)以及制造業(yè)的不斷發(fā)展，使得在單個(gè)芯片上集成多個(gè)處理器內(nèi)核成為了可能。近年來多核處理器的發(fā)展過程中，多個(gè)內(nèi)核對共享數(shù)據(jù)的訪問一直存在數(shù)據(jù)沖突問題，也就是緩存（Cache）出現(xiàn)不一致情況。Cache 一致性協(xié)議就是為了解決這種不一致現(xiàn)象，使得內(nèi)核可以實(shí)時(shí)訪問到正確的數(shù)據(jù)。 本文在簡單介紹Cache一致性之后，總結(jié)了三種改進(jìn)的Cache一致性協(xié)議。第一種介紹了一致性協(xié)議與片上互聯(lián)協(xié)議相協(xié)同的設(shè)計(jì)將多核架構(gòu)與片上互聯(lián)方式相結(jié)合，最終實(shí)現(xiàn)低延遲、高帶寬、可擴(kuò)展等特性。第二種提出了基于分層架構(gòu)的混合一致性協(xié)議，將兩種傳統(tǒng)一致性協(xié)議進(jìn)行了有效地結(jié)合。在第一層共享總線架構(gòu)結(jié)構(gòu)上采用總線監(jiān)聽一致性協(xié)議，第二層互聯(lián)網(wǎng)絡(luò)架構(gòu)的結(jié)構(gòu)上采用基于目錄的一致性協(xié)議。該協(xié)議即解決了共享總線架構(gòu)的總線帶寬問題，又解決了基于目錄的一致性協(xié)議中目錄所占存儲空間過大的問題，表現(xiàn)出了優(yōu)良的性能。第三種是基于 Token 的動(dòng)態(tài)可重構(gòu) Cache一致性協(xié)議，通過相關(guān)結(jié)果表明基于 Token 的動(dòng)態(tài)可重構(gòu) Cache 一致性協(xié)議將能夠有效的應(yīng)用到眾核處理器結(jié)構(gòu)中。
標(biāo)簽： Cache
上傳時(shí)間： 2016-11-28
上傳用戶：Nicole_K
Verilog DM文件 飛起 可以借鑒下 ，支持好多功能 還是對的 特別刺激 為啥要20字 真的煩
上傳時(shí)間： 2016-11-29
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上傳時(shí)間： 2018-03-26
上傳用戶：itata
隨著存儲技術(shù)的迅速發(fā)展，存儲業(yè)務(wù)需求的不斷增長，獨(dú)立的磁盤冗余陣列可利用多個(gè)磁盤并行存取提高存儲系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實(shí)現(xiàn)，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統(tǒng)提供的軟件實(shí)現(xiàn)磁盤冗余陣列功能，對系統(tǒng)資源利用率高，節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統(tǒng)資源占用率低，可移植性好。 分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計(jì)算提高軟件RAID性能。針對RAID5采用FPGA（Field Programmable Gate Array）技術(shù)實(shí)現(xiàn)RAID控制器硬件設(shè)計(jì)，完成磁盤陣列啟動(dòng)、數(shù)據(jù)緩存（Cache）以及數(shù)據(jù)XOR校驗(yàn)等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計(jì)方案：獨(dú)立微處理器和較大容量的內(nèi)存；實(shí)現(xiàn)RAID級別遷移，在線容量擴(kuò)展，在線數(shù)據(jù)熱備份等高效、用戶可定制的高級RAID功能；利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作，運(yùn)行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用，也可作為一個(gè)獨(dú)立的系統(tǒng)，成為磁盤陣列的調(diào)試平臺。 隨著集成電路的發(fā)展，芯片的體積越來越小，電路的布局布線密度越來越大，信號的工作頻率也越來越高，高速電路的傳輸線效應(yīng)和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實(shí)現(xiàn)時(shí)分別從疊層設(shè)計(jì)、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號完整性問題，并基于IBIS（I/O Buffer Information Specification）模型進(jìn)行了信號完整性分析及仿真。
上傳時(shí)間： 2013-04-24
上傳用戶：jeffery
作為嵌入式系統(tǒng)核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個(gè)SOC的性能。 與國際先進(jìn)技術(shù)相比，我國在這一領(lǐng)域的研究和開發(fā)工作還相當(dāng)落后，這直接影響到我國信息產(chǎn)業(yè)的發(fā)展。本著趕超國外先進(jìn)技術(shù)，填補(bǔ)我國在該領(lǐng)域的空白以擺脫受制于國外的目的，我國很多科研單位和公司進(jìn)行了自己的努力和嘗試。經(jīng)過幾年的探索，已經(jīng)有多種自主知識產(chǎn)權(quán)的處理器芯片完成了設(shè)計(jì)驗(yàn)證并逐漸進(jìn)入市場化階段。我國已結(jié)束無“芯”的歷史，并向設(shè)計(jì)出更高性能處理器的目標(biāo)邁進(jìn)。 艾科創(chuàng)新微電子公司的VEGA處理器，是公司憑借自己的技術(shù)力量和科研水平設(shè)計(jì)出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構(gòu)架，采用五級流水線的設(shè)計(jì)，并且使用了高性能處理器所廣泛采用的虛擬內(nèi)存管理技術(shù)。設(shè)計(jì)過程中采用自上而下的方法，根據(jù)其功能將其劃分為取指、譯碼、算術(shù)邏輯運(yùn)算、內(nèi)存管理、流水線控制和cache控制等幾個(gè)功能塊，使得我們在設(shè)計(jì)中能夠按照其功能和時(shí)序要求進(jìn)行。 本文的首先介紹了MIPS微處理器的特點(diǎn)，通過對MIPS指令集和其五級流水線結(jié)構(gòu)的介紹使得對VEGA的設(shè)計(jì)有了一個(gè)直觀的認(rèn)識。在此基礎(chǔ)上提出了VEGA的結(jié)構(gòu)劃分以及主要模塊的功能。作為采用虛擬內(nèi)存管理技術(shù)的處理器，文章的主要部分介紹了VEGA的虛擬內(nèi)存管理技術(shù)，將VEGA的內(nèi)存管理單元(MMU)尤其是內(nèi)部兩個(gè)翻譯后援緩沖(TLB)的設(shè)計(jì)作為重點(diǎn)給出了流水線處理器設(shè)計(jì)的方法。結(jié)束總體設(shè)計(jì)并完成仿真后，并不能代表設(shè)計(jì)的正確性，它還需要我們在實(shí)際的硬件平臺上進(jìn)行驗(yàn)證。作為論文的又一重點(diǎn)內(nèi)容，介紹了我們在VEGA驗(yàn)證過程中使用到的FPGA的主要配置單元，F(xiàn)PGA的設(shè)計(jì)流程。VEGA的FPGA平臺是一完整的計(jì)算機(jī)系統(tǒng)，我們利用在線調(diào)試軟件XilinxChipscope對其進(jìn)行了在線調(diào)試，修正其錯(cuò)誤。 經(jīng)過模塊設(shè)計(jì)到最后的FPGA驗(yàn)證，VEGA完成了其邏輯設(shè)計(jì)，經(jīng)過綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達(dá)到120MHz的工作頻率，可在其平臺上運(yùn)行Windows-CE和Linux嵌入式操作系統(tǒng)，達(dá)到了預(yù)計(jì)的設(shè)計(jì)要求。
標(biāo)簽： MIPS FPGA 微處理器 模塊設(shè)計(jì)
上傳時(shí)間： 2013-07-07
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正交頻分復(fù)用（OFDM）是一種無線環(huán)境下的高速傳輸技術(shù)，它使用一系列低速子載波并行傳輸數(shù)據(jù)，具有抗多徑干擾的能力、能以很高的頻譜利用率實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)葍?yōu)點(diǎn)。數(shù)字音頻廣播（DAB）系統(tǒng)中采用OFDM調(diào)制技術(shù)。 本文首先概述了OF'DM的基本原理和實(shí)現(xiàn)方法，分析了DAB中不同模式下OFDM調(diào)制的參數(shù)和特點(diǎn)。實(shí)現(xiàn)OFDM的核心技術(shù)是快速傅立葉變換（FFT）。本文在分析研究了多種FFT算法的基礎(chǔ)上選擇了最適合FPGA實(shí)現(xiàn)的，滿足DAB系統(tǒng)中OFDM調(diào)制要求的FFT算法，即將2048點(diǎn)FFT分解為基-4和基-2混合基算法。 本文研究重點(diǎn)是使用FPGA實(shí)現(xiàn)2048點(diǎn)復(fù)數(shù)FFT處理器。2048點(diǎn)FFT由五級基-4運(yùn)算和一級基-2運(yùn)算組成。針對這一算法以及FPGA特點(diǎn)，進(jìn)行系統(tǒng)結(jié)構(gòu)設(shè)計(jì)、各個(gè)模塊設(shè)計(jì)、FPGA實(shí)現(xiàn)和測試。一個(gè)基-4和基-2復(fù)用的蝶形運(yùn)算模塊是整個(gè)FFT處理器的核心部分。此外系統(tǒng)還包括：系統(tǒng)控制模塊，地址產(chǎn)生模塊，RAM和ROM。本文特別針對2048點(diǎn)按頻率抽取基-4/2順序處理的FFT處理器提出了一種巧妙的數(shù)據(jù)地址和旋轉(zhuǎn)因子地址生成的方法。 仿真和驗(yàn)證表明，運(yùn)算的結(jié)果可以達(dá)到一定的精度要求，運(yùn)算速度滿足系統(tǒng)要求，說明該OFDM調(diào)制器的設(shè)計(jì)是可行的，可以應(yīng)用于DAB系統(tǒng)中
標(biāo)簽： OFDM 數(shù)字音頻廣播 調(diào)制
上傳時(shí)間： 2013-06-05
上傳用戶：star_in_rain
·本書從軟件設(shè)計(jì)的角度，全面、系統(tǒng)地介紹了ARM處理器的基本體系結(jié)構(gòu)和軟件設(shè)計(jì)與優(yōu)化方法。內(nèi)容包括：ARM處理器基礎(chǔ)；ARM/Thumb指令集；C語言與匯編語言程序的設(shè)計(jì)與優(yōu)化；基本運(yùn)算、操作的優(yōu)化；基于ARM的DSP；異常與中斷處理；固件與嵌入式OS；cache與存儲器管理；ARMv6體系結(jié)構(gòu)的特點(diǎn)等。全書內(nèi)容完整，針對各種不同的ARM內(nèi)核系統(tǒng)結(jié)構(gòu)都有詳盡論述，并有大量的例子和源代碼。附錄給出了完
標(biāo)簽： ARM 嵌入式 系統(tǒng)開發(fā) 軟件設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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·作者： (美)Andrew/N.Sloss；沈建華譯 出版社： 北京航空航天大學(xué)出版社 出版日期： 2005-05 如果你想去做一位專業(yè)的ARM開發(fā)者，建議你可以讀下這本書，曾經(jīng)在部門開發(fā)ARM的我們，基本上是人手一本，這本比杜春雷的《ARM體系結(jié)構(gòu)與編程》好很多，畢竟是ARM的系統(tǒng)開發(fā)，后面包括了Cache和內(nèi)存管理，杜春雷的那本只是把ARM公司的一些SPEC翻譯了一下，當(dāng)然周立功的
標(biāo)簽： ARM 嵌入式 系統(tǒng)開發(fā) 軟件設(shè)計(jì)
上傳時(shí)間： 2013-05-27
上傳用戶：shenlan
信號完整性問題是高速PCB 設(shè)計(jì)者必需面對的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號完整性問題的關(guān)鍵。傳輸線上信號的傳輸速度是有限的，信號線的布線長度產(chǎn)生的信號傳輸延時(shí)會(huì)對信號的時(shí)序關(guān)系產(chǎn)生影響，所以PCB 上的高速信號的長度以及延時(shí)要仔細(xì)計(jì)算和分析。運(yùn)用信號完整性分析工具進(jìn)行布線前后的仿真對于保證信號完整性和縮短設(shè)計(jì)周期是非常必要的。在PCB 板子已焊接加工完畢后才發(fā)現(xiàn)信號質(zhì)量問題和時(shí)序問題，是經(jīng)費(fèi)和產(chǎn)品研制時(shí)間的浪費(fèi)。1.1 板上高速信號分析我們設(shè)計(jì)的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號如圖2-1 所示。板上高速信號主要包括：時(shí)鐘信號、60X 總線信號、L2 Cache 接口信號、Memory 接口信號、PCI 總線0 信號、PCI 總線1 信號、VME 總線信號。這些信號的布線需要特別注意。由于高速信號較多，布線前后對信號進(jìn)行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進(jìn)行布線前仿真和布線后仿真。
標(biāo)簽： HyperLynx 仿真軟件 主板設(shè)計(jì) 中的應(yīng)用
上傳時(shí)間： 2013-11-04
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