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運動估計算法的FPGA仿真與實現(xiàn)研究

隨著通信技術(shù)和計算機技術(shù)的發(fā)展，多媒體的應用與服務(wù)越來越廣泛，視頻壓縮編碼技術(shù)也隨之成為非常重要的研究領(lǐng)域。運動估計是視頻壓縮編碼中的一項關(guān)鍵技術(shù)。由于視頻編碼系統(tǒng)的復雜性主要取決于運動估計算法，因此如何找到一種可靠、快速、性能優(yōu)良的運動估計算法一直是視頻壓縮編碼的研究熱點。運動估計在視頻編碼器中承擔的運算量最大、控制最為復雜，由于對視頻編碼的實時性要求，因此運動估計模塊一般都采用硬件來設(shè)計。本文的目的是在FPGA芯片上設(shè)計實現(xiàn)一種更優(yōu)的易于硬件實現(xiàn)的塊匹配運動估計算法——二步搜索算法。全文首先討論了塊匹配運動估計理論及其主要技術(shù)指標，介紹了運動估計技術(shù)在MPEG-4中的應用，然后在對典型的運動估計算法進行分析比較的基礎(chǔ)上討論了一種性能和硬件實現(xiàn)難易度綜合指數(shù)較高的二步搜索算法。本文對已有的用于全搜索算法實現(xiàn)的VLSI結(jié)構(gòu)進行了改進，設(shè)計了符合二步搜索算法要求的FPGA實現(xiàn)結(jié)構(gòu)，并在對其理論分析之后，對實現(xiàn)該算法的運動估計模塊進行了功能模塊的劃分，并運用VerilogHDL硬件描述語言、ISE及Modelsim開發(fā)工具在Spartan-IIEXC2S300eFPGA芯片上完成了對各功能模塊的設(shè)計、實現(xiàn)與時序仿真。最后，對整個運動估計模塊進行了仿真測試，給出了其在FPGA上搭建實現(xiàn)后的時序仿真波形圖與占用硬件資源情況，通過對時序仿真結(jié)果可知本文設(shè)計的各功能模塊工作正常，并且能夠協(xié)同工作，整個運動估計模塊能夠正確的實現(xiàn)二步搜索運動估計算法，并輸出正確的運動估計結(jié)果；通過對占用硬件資源及時鐘頻率情況的分析驗證了本文設(shè)計的二步搜索運動估計算法的FPGA實現(xiàn)結(jié)構(gòu)具備先進性和實時可實現(xiàn)性。

標簽： FPGA 運動估計算法仿真

上傳時間： 2013-05-27

上傳用戶：wpt
指紋識別算法的研究及基于FPGA的硬件實現(xiàn)

隨著圖像處理和模式識別技術(shù)的進步，基于生物特征的識別技術(shù)成為蓬勃發(fā)展的高技術(shù)之一，根據(jù)IBG(InternationalBiometricGroup)組織對生物特征市場的統(tǒng)計和預測，該領(lǐng)域的收入的年增長率30-50％，到2008年，全球總收入將達到46.39億美元。而基于指紋特征的識別技術(shù)由于其獨特的可靠性，穩(wěn)定性，方便快捷的特點，恰好符合了市場的需求。目前指紋識別技術(shù)是生物識別領(lǐng)域中應用最廣泛的識別技術(shù)，也是研究與應用的一個熱點。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當前電子設(shè)計領(lǐng)域中最熱門的概念。NiosⅡ是Altera公司開發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核，可以將它嵌入FPGA內(nèi)部，與用戶自定義邏輯結(jié)合構(gòu)成一個基于FPGA的片上系統(tǒng)。與嵌入式硬核相比較，嵌入式軟核具有更大的靈活性。而FPGA的高速性、恰恰滿足了指紋識別系統(tǒng)對速度的要求。本文對指紋識別技術(shù)中各個環(huán)節(jié)的算法進行了較為深入的研究，結(jié)合NiosⅡ嵌入式處理器的特點，對算法進行了合理的選擇與優(yōu)化，形成了一套完整的指紋識別算法，并提出了一種基于FPGA的指紋識別系統(tǒng)硬件設(shè)計方案。論文的內(nèi)容主要包括以下幾個方面： 1、對指紋圖像預處理、后處理和匹配算法進行了改進，提高了算法的性能；設(shè)計了一種適用于快速匹配的指紋特征數(shù)據(jù)結(jié)構(gòu)；提出了一套基于特征點匹配的指紋識別算法。實驗結(jié)果表明該算法速度快、誤識率較低、可靠性較高，可以滿足實用的要求。 2、本著增加系統(tǒng)集成度、減小系統(tǒng)體積、提高便攜性、降低功耗和成本，同時提升系統(tǒng)的性能的原則，使用Altera公司提供的外圍設(shè)備IP核配合NiosⅡ處理器軟核搭建了一個單片嵌入式系統(tǒng)，然后以內(nèi)嵌NiosⅡ軟核的FPGA和FPS200指紋采集器為核心芯片，外配片外RAM和Flash存儲器以及小鍵盤和LCD顯示屏等器件，設(shè)計了一個便攜式指紋識別系統(tǒng)，提出了一套基于FPGA的硬件設(shè)計方案。 3、利用NiosⅡ開發(fā)板對硬件設(shè)計方案進行了初步的驗證，實現(xiàn)了指紋采集芯片F(xiàn)PS200與FPGA的接口，并進行了算法的移植。實驗結(jié)果表明本文所提出的系統(tǒng)設(shè)計方案是可行的。基于FPGA的自動指紋識別系統(tǒng)在速度、功耗、體積、擴展性方面有著獨特的優(yōu)勢，具有廣闊的發(fā)展空間。最后提出了對這一設(shè)計繼續(xù)改進的思路和下一步研究的內(nèi)容。

標簽： FPGA 指紋識別法的研究硬件實現(xiàn)

上傳時間： 2013-07-28

上傳用戶：hxy200501
OFDM系統(tǒng)幀檢測及同步算法FPGA設(shè)計與實現(xiàn)

正交頻分復用(OFDM)技術(shù)是一種多載波數(shù)字調(diào)制技術(shù)，它具有頻譜利用率高、抗多徑能力強等特點，在寬帶無線多媒體通信領(lǐng)域中受到了廣泛的關(guān)注。 OFDM系統(tǒng)可分為連續(xù)工作模式和突發(fā)工作模式。在IEEE802.11a、HiperLANType2等無線局域網(wǎng)標準中采用了OFDM的突發(fā)工作模式，該模式下的接收機首先對符合某種特定格式的幀做出檢測。本文介紹了一種基于最小錯誤概率準則的幀檢測算法，提出了該算法的FPGA實現(xiàn)方案。同步技術(shù)是OFDM最關(guān)鍵的技術(shù)之一，它包括載波頻率同步和符號同步。載波頻率同步是為了糾正接收端相對于發(fā)送端的載波頻率偏移，以保證子載波間的正交性；符號同步確定OFDM符號有用數(shù)據(jù)信息的開始時刻，也就是確定FFT窗的開始時刻。本文首先介紹了一種基于自相關(guān)的載波頻率同步算法，給出了它的FPGA實現(xiàn)方案，重點講述了其中用到的Cordic算法及其實現(xiàn)；然后介紹了分別基于互相關(guān)和自相關(guān)的兩種符號同步算法，給出了各自的FPGA實現(xiàn)方案，從實現(xiàn)的角度比較了兩種算法的優(yōu)缺點，并且在FPGA設(shè)計中體現(xiàn)了面積復用和流水線操作的設(shè)計思想。文章最后介紹了系統(tǒng)調(diào)試的情況，總結(jié)出一種ChipScopePro與Matlab相結(jié)合的調(diào)試方法，該方法在FPGA調(diào)試方面具有一定的通用性。

標簽： OFDM FPGA 幀

上傳時間： 2013-07-16

上傳用戶：Killerboo
Turbo碼編碼譯碼算法與FPGA實現(xiàn)方法的研究

本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實現(xiàn).在概述信道編碼理論及其發(fā)展歷程之后,簡要地論述了Turbo碼的原理.然后分別對Turbo碼的MAP譯碼算法,LOG-MAP算法進行推導,在給出LOG-MAP的推導之后,提出了對于LOG-MAP譯碼算法的兩點改進,采用三階牛頓插值函數(shù)對校驗函數(shù)進行擬合,采用雙滑動窗口技術(shù)取代傳統(tǒng)的單滑動窗口技術(shù).Turb碼還有一種譯碼復雜度相對較低的算法——SOVA算法,本文也給出了SOVA算法的詳細推導過程.在對LOG-MAP和SOVA算法的詳細推導之后,本文給出Turbo碼的軟件仿真,采用Matlab語言編寫Turbo碼仿真系統(tǒng)程序,仿真系統(tǒng)比較了單滑動窗口技術(shù)和雙滑動窗口技術(shù)在不同的信噪比下的譯碼性能.在軟件仿真的基礎(chǔ)上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實現(xiàn)方法.

標簽： Turbo FPGA 編碼譯碼算法

上傳時間： 2013-06-19

上傳用戶：plsee
基于ARM核嵌入式系統(tǒng)的AES算法優(yōu)化

本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開發(fā)著手，研究了AES算法的設(shè)計原則、數(shù)學知識、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點利局限性。針對ARM核的體系結(jié)構(gòu)及特點，對AES算法進行了優(yōu)化設(shè)計，提出了從AES算法本身和其結(jié)構(gòu)兩個方面進行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復雜的運算分別轉(zhuǎn)換為簡單的循環(huán)移位、乘和異或運算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數(shù)據(jù)進行了并行輸入并行輸出的優(yōu)化設(shè)計；在密鑰擴展上的優(yōu)化設(shè)計是采用內(nèi)部擴展，即在進行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執(zhí)行；加密和解密優(yōu)化設(shè)計是將輪函數(shù)查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過程中采用了與加密相一致的過程順序。根據(jù)上述的優(yōu)化設(shè)計，基于ARM核嵌入式系統(tǒng)的ADS開發(fā)環(huán)境，提出了AES實現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實現(xiàn)方案以及測試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開發(fā)環(huán)境下對算法進行了實現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗證。在性能測試的過程中應用編譯器的優(yōu)化選項和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。

標簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化

上傳時間： 2013-04-24

上傳用戶：liansi
GPS接收機天線陣列抗干擾算法研究及其FPGA實現(xiàn)

GPS技術(shù)在導航、定位及精確打擊等方面產(chǎn)生了重要影響，已經(jīng)廣泛地應用在各種武器平臺上。但是，在干擾環(huán)境下也顯現(xiàn)出許多問題。由于其到達地球表面的信號極其微弱(-160dBW)，在現(xiàn)在復雜的電磁環(huán)境中容易受到干擾，尤其是C/A碼信號更易受到干擾，并且隨著導航戰(zhàn)的發(fā)展對GPS的抗干擾已成為爭取導航資源的有效措施。因此，研究干擾環(huán)境下的GPS接收機設(shè)計具有重要意義。本文首先簡要介紹了GPS信號的結(jié)構(gòu)及構(gòu)成，通過對GPS信號特征以及接收機抗干擾能力的分析，結(jié)合干擾對接收機的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對這種干擾類型提出了一種有效的抗干擾技術(shù)-----自適應調(diào)零天線技術(shù)。接下來，著重研究了GPS接收機在此抗干擾技術(shù)前提下的若干抗干擾方法，并對其進行了詳細的分析和討論。研究過程中，通過對最佳化準則和空域自適應濾波的理解，首先對不同天線陣列結(jié)構(gòu)進行了性能仿真和比較分析，然后在對稱圓形天線陣列的基礎(chǔ)上對空域自適應算法進行了仿真分析，針對其自由度有限的問題接著對空時濾波方法做了詳細討論，在7元對稱圓形陣列的基礎(chǔ)上仿真說明了二者各自的優(yōu)缺點。考慮到實際的干擾環(huán)境和本課題研究的初期階段，因此選用了適合本課題干擾環(huán)境的空域濾波方法，并對其自適應算法進行了適當?shù)母倪M，使得其抗干擾性能獲得了一定程度的改善。最后，詳細說明了該接收機抗干擾模塊的FPGA實現(xiàn)原理。詳細給出了頂層及各子模塊的設(shè)計流程與RTL視圖，實驗結(jié)果驗證了該算法的有效性。

標簽： FPGA GPS 接收機天線陣列

上傳時間： 2013-06-03

上傳用戶：xfbs821
H264AVC的CAVLC編碼算法研究及FPGA實現(xiàn)

H.264/AVC是國際電信聯(lián)盟與國際標準化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應用。本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。作者在全面學習H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。

標簽： CAVLC H264 FPGA 264

上傳時間： 2013-06-04

上傳用戶：libenshu01
WiMAX接收機中AGC的算法研究和FPGA實現(xiàn)

用戶對寬帶無線接入業(yè)務(wù)、尤其是對于寬帶無線化以及移動化的需求日益增加,使無線寬帶接入技術(shù)WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術(shù))應運而生、迅猛發(fā)展,成為這兩年業(yè)界關(guān)注的焦點。除了通常的互聯(lián)網(wǎng)接入應用外,它還將在提供IPTV和VOIP等寬帶業(yè)務(wù)方面取得成功,它還有可能成為一種先進的4G蜂窩電話技術(shù)。WiMAX未來將進入蜂窩電話、筆記本電腦和機頂盒等應用中。本文在介紹WiMAX傳輸標準802.16d基礎(chǔ)上,詳細闡述了WiMAX接收機中信道解調(diào)芯片中的自動增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動增益控制系統(tǒng)的基本組成和其主要特性指標,通過對一個步進式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機內(nèi)AGC系統(tǒng)中的模數(shù)轉(zhuǎn)換器以及AGC電路進行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結(jié)構(gòu)的算法分析,并結(jié)合仿真結(jié)果對AGC電路做了詳盡解說并對參數(shù)進行了解釋說明。最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗證的結(jié)果。通過SPW對AGC進行了單獨的性能測試,并結(jié)合整個系統(tǒng)的性能測試來說明AGC可以和系統(tǒng)的其他模塊協(xié)同工作。在FPGA測試中,可以證明用Verilog實現(xiàn)后AGC也同樣能較好的工作。本文實現(xiàn)的基于導頻的步進式的數(shù)字AGC是針對WiMAX系統(tǒng)的自動增益控制電路提出的解決方案。此算法結(jié)合WiMAX系統(tǒng)的傳輸方式,提出的算法具有迅速鎖定信號的特點,能夠滿足WiMAX系統(tǒng)的要求。同時,由于各種關(guān)鍵參數(shù)設(shè)計為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數(shù)字AGC算法。

標簽： WiMAX FPGA AGC 接收

上傳時間： 2013-04-24

上傳用戶：zhanditian
常模算法的FPGA實現(xiàn)

常模信號是一類非常重要的信號，而專門應用于常模信號的常模算法[1]具有復雜度較低、實現(xiàn)起來比較簡單、對陣列模型的偏差不敏感等顯著的優(yōu)點。因此，常模算法引起了眾多學者的廣泛關(guān)注。近年來，常模算法在多用戶檢測領(lǐng)域[2]的研究越來越受到諸多學者的關(guān)注。不僅如此，常模算法在其他領(lǐng)域也是備受矚目，如常模算法在盲均衡以及波束形成等領(lǐng)域的應用也是目前研究的熱點。除此之外，常模算法已經(jīng)不僅僅局限在應用于常模信號，也可應用于多模信號[3]等。本文對常模算法在多用戶檢測領(lǐng)域的應用以及FPGA[4]實現(xiàn)作了較多的研究工作，共分六章進行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對常模算法作了理論分析，并改進了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺上搭建了仿真平臺，分析了常模算法在多用戶檢測中的應用；第三章研究了相關(guān)文獻，簡單介紹了FPGA概念及其設(shè)計流程和設(shè)計方法，并對VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細介紹了常模算法的FPGA實現(xiàn)，用一種基于統(tǒng)計數(shù)據(jù)的方法確定了數(shù)據(jù)位長及精度，提出了其實現(xiàn)的系統(tǒng)框圖，并詳細闡述了各主要模塊的設(shè)計與實現(xiàn)，同時給出了最后的報告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺和QuartuslI的基礎(chǔ)上搭建了一個仿真平臺，借助于平臺分析了2-2型常模算法移植到FPGA平臺后的性能，對不同的精度對系統(tǒng)性能的影響做了討論，也統(tǒng)計了不同信噪比、多址干擾下的誤碼率性能。最后一章是對全文的總結(jié)和對未來的展望。

標簽： FPGA 模算法

上傳時間： 2013-06-23

上傳用戶：hzy5825468
動態(tài)可重構(gòu)FPGA的布局布線算法研究

可編程邏輯芯片特別是現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應用動態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實際應用前還有許多問題需要解決。一個基本的問題就是動態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計算的概念，建立了可重構(gòu)計算系統(tǒng)模型和動態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個基于劃分和時延驅(qū)動的在線布局算法，和一個基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時確保關(guān)鍵路徑的時延最小。實驗結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。

標簽： FPGA 動態(tài)可重構(gòu) 布局布線算法研究

上傳時間： 2013-05-24

上傳用戶：Neoemily