Quartus II 是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
上傳時間： 2013-08-01
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Quartus II 是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
上傳時間： 2013-04-15
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Quartus II 是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
標簽： 數字通信
上傳時間： 2013-04-15
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Quartus II 是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
上傳時間： 2013-08-01
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Quartus II 9.0軟件
上傳時間： 2013-05-30
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Quartus II Crack Altera 6.0~11.0
上傳時間： 2013-07-23
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本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S（255，223）編碼系統；利用Quartus II 9.0作為硬件仿真平臺，用硬件描述語言Verilog_HDL實現編程，并且通過JTAG接口與EP3C10連接。R-S（Reed-Solomon）碼是一類糾錯能力很強的特殊的非二進制BCH碼，能應對隨機性和突發性錯誤，廣泛應用于各種通信系統中和保密系統中。R-S（255，223）碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。
標簽： CycloneIII RS編碼
上傳時間： 2013-11-07
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本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S（255，223）編碼系統；利用Quartus II 9.0作為硬件仿真平臺，用硬件描述語言Verilog_HDL實現編程，并且通過JTAG接口與EP3C10連接。R-S（Reed-Solomon）碼是一類糾錯能力很強的特殊的非二進制BCH碼，能應對隨機性和突發性錯誤，廣泛應用于各種通信系統中和保密系統中。R-S（255，223）碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。
標簽： CycloneIII RS編碼
上傳時間： 2013-10-08
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VIP專區-嵌入式/單片機編程源碼精選合集系列（90）資源包含以下內容：1. 我們公司控制電泳設備運行的程序.2. A04_AD模數轉換.3. 常用 ARM 指令集以及匯編語言 描述ARM各種指令尋址方式.4. 一款芯片AT89S51的介紹.5. 步進電機伺服電機控制板簡介.6. 混合式步進電機SPWM微步驅動技術的研究.7. 一款步進電機驅動芯片.8. quartus2編譯環境 最新的cpld開發環境.9. TG19264A接口程序（AVR模擬方式） 連線圖 連線圖: LCM------S8515* *LCM----S8515* *LCM-------S8515* *LCM------S8515.10. IC卡讀卡器程序．是一個非常好的程序.11. 一款不錯的字模軟件,可大大節省工程人員的開發時間!很不錯哦!.12. LCD多級菜單C51程序 LCD多級菜單C51程序.13. C51四相步進電機驅動 C51四相步進電機驅動.14. 可實現任意一位小數分頻,在quartus II中仿真驗證通過,輸入端N為分頻系數的十位數,X為分頻系數的個位數..15. 這是我做的可變程放大器.16. EDA技術應用.用QUARTUES II 實現EDA技術實驗操作,類似于精典的MAX+PLUS.17. 這個是用VC編的關于LDPC碼方面的應用程序,很全的,包括編碼譯碼等方面的仿真.18. oled驅動IC.19. 自適應濾波中128ms回聲消除VC6.0程序.20. 嵌入perl開發。關于perl應用的好書。.21. 本課程設計主要解決用CPLD芯片編程.22. T6963C（LCD芯片）操作程序（c）,很好的源程序代碼.23. DSPIC30源程序例子文件,需要的可以.24. 一個C51串口通訊程序,學習串口通訊的經典源碼..25. 可綜合Verilog風格,英文版,50頁.初學必讀..26. <系統時序基礎理論.doc>,9頁 雖然簡短,但從其文其圖及其公式可以看出,是CPLD/FPGA設計的必修課..27. DMX512接收程序.28. 完成ADC對模擬信號進行采樣.29. 當AIN0引腳上模擬采樣電壓高于AIN1上模擬采樣電壓時.30. 實現10000進制（0000～9999）加/減計數.31. T/C2工作在異步模式下.32. AT90S8535內有512B的EEPROM用于存放數據和表格.33. 本人作的全部ICD2。5 資料.34. pic18f4550 作的USB BULK傳輸.35. 以實用電子技術為主,內容涵蓋電子設計與制作,EDA軟件應用,電子工藝,電子元器件等方面,同時它還白日做夢部分設計原文件,譬如原程序,軟件流程圖,電原理圖,等方便大家學習利用.36. 以實用電子技術為主,內容涵蓋電子設計與制作,EDA軟件應用,電子工藝,電子元器件等方面,同時它還白日做夢部分設計原文件,譬如原程序,軟件流程圖,電原理圖,等方便大家學習利用.37. 以實用電子技術為主,內容涵蓋電子設計與制作,EDA軟件應用,電子工藝,電子元器件等方面,同時它還白日做夢部分設計原文件,譬如原程序,軟件流程圖,電原理圖,等方便大家學習利用之三.38. 以實用電子技術為主,內容涵蓋電子設計與制作,EDA軟件應用,電子工藝,電子元器件等方面,同時它還白日做夢部分設計原文件,譬如原程序,軟件流程圖,電原理圖,等方便大家學習利用之四.39. 這是一個點陣電子鐘的資料.40. 非常好用的真有效值轉換芯片.
標簽： 機械設計
上傳時間： 2013-06-30
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本論文設計了一種基于FPGA的高速FIR數字濾波器,濾波器實現低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數據為8位二進制,采樣頻率為10MHz。 論文首先簡要介紹了數字濾波器的基本原理和線性FIR數字濾波器的性質、結構,根據濾波器的性能要求選擇窗函數、確定系數,在算法上為了滿足數字濾波器的要求,對系數放大512倍并取整,并用Matlab對數字濾波器原理進行了證明。同時簡述了EDA技術和FPGA設計流程。 其次,論文說明了FIR數字濾波器模塊的劃分,并用Verilog語言在Modelsim環境下進行了功能測試。對于數字濾波器系數中的-1,-2,4這些簡單的系數乘法直接進行移位和取反,可以極大的節省資源和優化設計。而對普通系數乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現了乘積的運算；另外,在本設計進行部分積累加時,采用舍取冗余位,主要是根據設計時已對系數進行了放大,而輸出時又要將結果相應的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優化。 論文的最后分別用Modelsim和Quartus II進行了FIR數字濾波器的前仿真和后仿真,將仿真的結果和Matlab中原理驗證時得到的理想值進行了比較,并對所產生的誤差進行了分析。仿真結果表明：本16階FIR數字濾波器設計能夠實現截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。
上傳時間： 2013-05-24
上傳用戶：qiaoyue
