to EDIT content and modify the database
標簽： database content modify EDIT
上傳時間： 2017-07-20
上傳用戶：aig85
你可以使用DOS下的EDIT或者Windows的記事本(notepad)等任何文本文件編輯工具創建和修改批處理文件。 bat是dos下的批處理文件 .cmd是nt內核命令行環境的另一種批處理文件 從更廣義的角度來看，unix的shell腳本以及其它操作系統甚至應用程序中由外殼進行解釋執行的文本，都具有與批處理文件十分相似的作用，而且同樣是由專用解釋器以行為單位解釋執行，這種文本形式更通用的稱謂是腳本語言。所以從某個程度分析，batch, unix shell, awk, basic, perl 等腳本語言都是一樣的，只不過應用的范圍和解釋的平臺各有不同而已。甚至有些應用程序仍然沿用批處理這一稱呼，而其內容和擴展名與dos的批處理卻又完全不同。
上傳時間： 2017-08-17
上傳用戶：cuiyashuo
Tree View in JSP. You can able to EDIT and expand. Very useful for developers
標簽： developers expand useful Tree
上傳時間： 2014-01-17
上傳用戶：weiwolkt
use Holtek HT83F60 flash voice MCU EDIT,function:Play PCM12 Voice ,sentence ,VOL control,Stop voice demo by PA0~PA7
標簽： voice function sentence control
上傳時間： 2013-12-25
上傳用戶：FreeSky
cledlabel component let you add 7 segment EDIT box to your application. I added floatingpointformat function that let you add float data to the screen
標簽： floatingpointformat application cledlabel component
上傳時間： 2017-09-17
上傳用戶：許小華
Tanner版圖流程舉例（反相器）集成電路設計近年來發展相當迅速，許多設計需要借助計算機輔助設計軟件。作為將來從事集成電路設計的工作人員，至少需要對版圖有所了解，但是許多軟件（如cadence）實在工作站上執行的，不利于初學者。L-EDIT軟件是基于PC上的設計工具，簡單易學，操作方便，通過學習，掌握版圖的設計流程。Tanner Pro簡介：Tanner Pro是一套集成電路設計軟件，包括S-EDIT，T-SPICE，W-EDIT，L-EDIT，與LVS，他們的主要功能分別如下：1、S-EDIT：編輯電路圖2，T-Spice：電路分析與模擬3，W-EDIT：顯示T-Spice模擬結果4，L-EDIT：編輯布局圖、自動配置與繞線、設計規則檢查、截面觀察、電路轉化5、LVS：電路圖與布局結果對比設計規則的作用設計規則規定了生產中可以接受的幾何尺寸的要求和達到的電學性能。對設計和制造雙方來說，設計規則既是工藝加工應該達到的規范，也是設計必循遵循的原則設計規則表示了成品率和性能的最佳折衷
標簽： cmos
上傳時間： 2022-06-21
上傳用戶：
文檔為CMOS集成電路版圖Tanner-L-EDIT設計入門總結文檔，是一份不錯的參考資料，感興趣的可以下載看看，，，，，，，，，，，，，，，，，
標簽： cmos
上傳時間： 2022-07-23
上傳用戶：
Logic2007中文教程 PADS Logic功能，特點及使用教程 本教程描述了PADS Logic 的各種功能和特點、以及使用方法。這些功 能包括： 如何在PADS Logic 中使用工作區(Working Area)。 如何在PADS Logic 的元件庫中定義目標庫(Library)。 如何從庫中搜索有關的元件(Part)。 如何添加連線(Connection)、總線(Bus)、使用頁間連接符號 移動(Move)、拷貝(Copy)、刪除(Delete)和編輯(EDIT)等操作方式(Mode)。 在設計數據編輯時使用查詢/修改(Query/Modify)命令。 如何定義設計規則(Design Rules)。 如何建立網表(Netlist)和SPICE 格式網絡表以及材料清單(BOM)報
上傳時間： 2013-04-24
上傳用戶：zhaoq123
MAXQUSBJTAGOW評估板軟件:關鍵特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and EDIT Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
標簽： MAXQUSBJTAGOW 評估板 軟件
上傳時間： 2013-10-24
上傳用戶：teddysha
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 EDIT－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-10-20
上傳用戶：lingfei
