航天測控通信網是航天工程的重要組成部分。迄今為止，我國已建成“C頻段測控網”，及正在建設的“S頻段測控網”和“TDRSS測控網”。測距單元是測控系統基帶設備中的重要功能單元，為航天飛行器提供定位元素。目前，在航天測距系統中側音測距技術具有最高的測距精度。本文以中國電子科技集團第十研究所某項目為背景，對側音測距系統中的關鍵技術進行了詳細的研究，提出了一些改進測距精度的方法，最后用FPGA實現了側音測距功能單元。 本論文主要完成以下工作： 1)完成了直接數字頻率合成的雜散分析。采用嚴格的信號分析方法，運用離散傅立葉變換(DFT)和傅立葉變換(FT)，推導了理想狀態和相位截短條件下的DDS輸出頻譜的數學表達式，并利用systemview仿真軟件建立了DDS相位截短模型，通過仿真驗證了分析結論的正確性。 2)改進了TT&C系統中經典的FFT頻率引導算法，增加了頻譜對稱性分析，在實現頻率引導的同時完成了防載波頻率錯鎖的功能。 3)首次采用基于正交雙通道相關原理的數字相關相位估計法來實現次側音匹配和解模糊，降低了設備復雜度，提高了測距精度。針對低信噪比的情況，提出了基于平滑濾波的數據處理方法，提高了相位測量精度。對測距信道中加限幅器導致的測距信號信噪比惡化程度做了深入的理論分析。最后，分析了測距誤差，并對其中一些引起測距誤差的因素提出了改善方法。 通過本論文的工作，成功的完成了TT&C側音測距終端的研制，系統現已通過測試，達到系統任務書的各項指標要求。
上傳時間： 2013-04-24
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GPS（全球定位系統）是美國建立的高精度衛星定位導航系統，高動態GPS接收機可應用于衛星、飛機、高速列車等許多場合。高動態給GPS信號帶來很大的多普勒頻移和多普勒頻移變化率，普通民用接收機無法正常工作。適用于高動態條件的接收機可以有效消除多普勒頻移及其變化率對信號接收的影響，提高導航定位精度。 本文在深入研究GPS的系統組成、工作原理以及信號格式的基礎上，重點研究高動態條件下C/A碼和載波的捕獲與跟蹤方案。論文的主要工作如下： 1．深入研究擴頻信號的各種捕獲算法，提出了一種適用于高動態的基于FFT的C/A碼快速捕獲算法； 2．研究擴頻碼跟蹤和載波跟蹤技術，設計了載波輔助的碼跟蹤環路——數字延遲鎖定環（DLL）及一種叉積自動頻率跟蹤環（CPAFC）與科斯塔斯（Costas）環相結合的載波跟蹤方案，并在MATLAB環境下建立系統模型，對環路參數進行了詳細的設計； 3．初步完成了GPS接收機基帶處理模塊核心單元的FPGA設計和功能仿真。
上傳時間： 2013-07-10
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本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。
上傳時間： 2013-05-29
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現場可編程門陣列(FPGA)是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的,它結合了微電子技術、電路技術和EDA(Electronics Design Automation)技術。隨著它的廣泛應用和快速發展,使設計電路的規模和集成度不斷提高,同時也帶來了電子系統設計方法和設計思想的不斷推陳出新。 隨著數字電子技術的發展,數字信號處理的理論和技術廣泛的應用于通訊、語音處理、計算機和多媒體等領域。離散傅立葉變換(DFT)作為數字信號處理中的基本運算,發揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運算量減小了幾個數量級,使得數字信號處理的實現變得更加容易。FFT已經成為現代數字信號處理的核心技術之一,因此對FFT算法及其實現方法的研究具有很強的理論和現實意義。 本文主要研究如何利用FPGA實現FFT算法,研制具有自主知識產權的FFT信號處理器。該設計采用高效基-16算法實現了一種4096點FFT復數浮點運算處理器,其蝶形處理單元的基-16運算核采用兩級改進的基-4算法級聯實現,僅用8個實數乘法器就可實現基-16蝶形單元所需的8次復數乘法運算,在保持處理速度的優勢下,比傳統的基-16算法節省了75％的乘法器邏輯資源。 在重點研究處理器蝶形單元設計的基礎上,本文完成了整個FFT處理器電路的FPGA設計。首先基于對處理器功能和特點的分析,研究了FFT算法的選取和優化,并完成了處理器體系結構的設計；在此基礎上,以提高處理器處理速度和減小硬件資源消耗為重點研究了具體的實現方案,完成了1.2萬行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開發環境中實現了處理器各個模塊的RTL設計：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺,完成了整個FFT處理器的電路設計實現。 經過仿真驗證,本文所設計的FFT處理器芯片運行速度達到了100MHz,占用的FPGA門數為552806,電路的信噪比可以達到50dB以上,達到了高速高性能的設計要求。
上傳時間： 2013-04-24
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模糊控制 C語言實現 利用模糊數學的基本思想和理論的控制方法。在傳統的控制領域里，控制系統動態模式的精確與否是影響控制優劣的最主要關鍵，系統動態的信息越詳細，則越能達到精確控制的目的。
上傳時間： 2013-05-20
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基于DSP技術的虛擬式FFT頻譜分析儀：虛擬儀器已經成為儀器發展的一個重要方向,目前已在眾多領域獲得了廣泛應用。FFT 頻譜分析是機械工程、故障診斷等諸多領域所廣泛采用的分析方法。但傳統FFT
上傳時間： 2013-04-24
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msp430單片機c語言應用程序設計實例精講,msp430單片機c語言應用程序設計實例精講,msp430單片機c語言應用程序設計實例精講
上傳時間： 2013-05-17
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GPS全球定位系統是美國國防部為軍事目的而建立的衛星導航系統，其主要目的是解決海上、陸地和空中運載工具的導航定位問題。GPS作為新一代衛星導航系統，不僅具有全球、全天候、連續、高精度導航與定位能力，而且具有優良的抗干擾性和保密性。因此，發展全球定位系統是當今導航技術現代化的一個重要標志。在GPS接收機中，為了得到導航電文并對其進行解算，要完成復雜的信號處理過程。其中，怎樣捕獲到衛星信號，并對C/A碼進行跟蹤是研制GPS接收機的重要問題之一。本文在對GPS信號的結構進行深入的分析后，結合FPGA的特點，對算法進行設計及優化后，給出了相應的仿真。內容主要包括以下幾個方面： 1.對GPS信號結構的產生原理進行了深入地分析，并對GPS信號的調制機理進行詳細地闡述。 2.在GPS信號的捕獲方面，采用了基于FFT頻域的快速捕獲的方法，即將接收到的GPS信號先利用快速傅立葉變換(FFT)變換到頻域，在頻域完成相應的運算后，再利用傅立葉反變換(IFFT)變換到時域。從而大大減少了計算量，加快了信號捕獲的速度，提高了捕獲性能。 3.在C/A碼跟蹤部分，本文采用了非相干延遲鎖定環對C/A碼進行跟蹤。來自載波跟蹤環路的本地載波將輸入的信號變成基帶信號，然后分別和本地碼的三個不同相位序列進行相乘，將相乘結果進行累加，經過處理將得到碼相位和當前的載波頻率送到載波跟蹤環路。 4.載波跟蹤環，本文采用的是科斯塔斯環。載波跟蹤環和碼跟蹤環在結構上相似，故本文只對關鍵的載波NCO進行了仿真。 本文的創新點主要是使用FPGA對整個GPS信號的捕獲及C/A碼的跟蹤進行設計。此外，根據FPGA的特點，在不改變外部硬件設計的前提下，改變相應的IP核或相關的VHDL程序就可對系統進行各種優化設計，以適應不同類型的GPS接收機的不同功能。
上傳時間： 2013-06-27
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對MSP430的C編譯器做詳細講解，使讀者熟練掌握IAR軟件的使用
上傳時間： 2013-06-02
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該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術，設計了一種便攜式的振動頻譜分析儀，用于旋轉機械的故障監測和診斷。以SOPC技術為手段，將信號采集和信號處理電路通過可編程片上系統來實現，其特點是將對ADC的控制、數字信號的濾波、快速傅立葉變換的設計，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態控制功能。工程機械、汽車車輛中都存在諸如發動機類的旋轉機械，這類設備的異常振動往往會影響正常工作，嚴重時還會出現各種重大事故，該分析儀可以實時地或定期地對發動機、齒輪箱等旋轉機械進行振動頻譜分析和監測，運用于民用機械能產生非常好的經濟效益。 該論文從四個方面進行了研究工作。其一，利用FPGA對ADC芯片的工作進行控制，使其在規定的時間內與DSP模塊進行數據交換，并對ADC各引腳時序進行控制，使兩者協調同步工作，編制了相應的VHDL語言程序。其二，采用SOPC Builder設計開發，實現了基于NIOS Ⅱ的32位CPU軟核，創建了相應的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對頂層設計產生的VHDL的RTL代碼和仿真文件進行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強大功能進行DSP模塊設計，開發出了FIR和FFT等功能模塊，并且添加到SOPC系統中，使其可以由NIOS Ⅱ很容易的調用。其四，在NIOS Ⅱ系統中添加了uC/OS Ⅱ操作系統，提高了整個系統的穩定性，并且降低了開發難度，提高了系統升級的能力。由于整個設計是基于FPGA開發的，所以該系統包括了所有FPGA系統的特點，包括并行的DSP處理、在系統可編程、升級簡單等特點，極易使設計產品化。
上傳時間： 2013-04-24
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