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FPGA用于160Gbs高速光纖通信系統(tǒng)中PMD補償?shù)难芯?/a>

標(biāo)簽： FPGA 160 Gbs PMD

上傳時間： 2013-04-24

上傳用戶：suxuan110425

基于FPGA技術(shù)的星載高速復(fù)接器設(shè)計

隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速復(fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對整個空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對多個信號源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計中,用VHDL語言對高速復(fù)接器進(jìn)行行為級建模,為了驗證這個模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計硬件電路,設(shè)計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進(jìn)行檢驗,同時對設(shè)計方法進(jìn)行驗證.驗證結(jié)果完全符合設(shè)計目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計高速復(fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).

標(biāo)簽： FPGA 星載 復(fù)接器

上傳時間： 2013-07-17

上傳用戶：wfl_yy

OFDMMIMO系統(tǒng)接收機關(guān)鍵技術(shù)研究與FPGA實現(xiàn)

近年來，移動通信技術(shù)在全球范圍內(nèi)得到了迅猛的發(fā)展及應(yīng)用，各種全新的無線通信概念層出不窮、各種新的體制及其關(guān)鍵技術(shù)日新月異。由于正交頻分復(fù)用(OFDM)技術(shù)可以高效地利用頻譜資源并有效地對抗頻率選擇性衰落，多入多出(MIMO)利用多個天線實現(xiàn)多發(fā)多收，在不增加帶寬和發(fā)送功率的情況下，可以成倍提高信道容量，因此OFDM-MIMO技術(shù)被廣泛認(rèn)為是后三代通信系統(tǒng)(B3G)的關(guān)鍵技術(shù)，是當(dāng)今移動通信領(lǐng)域研究的熱點。 本文對OFDM-MIMO通信系統(tǒng)接收機的關(guān)鍵技術(shù)--數(shù)字下變頻，OFDM同步、解調(diào)進(jìn)行了相關(guān)研究，在多天線接收板的XC2VP70-5FF1704芯片上，完成了數(shù)字下變頻，OFDM同步和解調(diào)的FPGA設(shè)計與實現(xiàn)。通過功能仿真、時序仿真、板級電路測試，驗證了該設(shè)計的正確性。 本文首先介紹了OFDM基本原理以其特點，然后對同步技術(shù)和數(shù)字下變頻技術(shù)作了相應(yīng)的介紹。同步是OFDM系統(tǒng)設(shè)計中的一項關(guān)鍵技術(shù)，即是針對系統(tǒng)中存在的時間偏差、頻率偏差進(jìn)行定時恢復(fù)、頻偏的估計與補償，來減少各種同步偏差對系統(tǒng)性能的影響。數(shù)字下變頻是軟件無線電的核心技術(shù)之一，其基本功能是從高速中頻數(shù)字信號中提取所需的窄帶信號，將其下變頻為基帶信號，降低數(shù)據(jù)率，以供后續(xù)DSP器件作進(jìn)一步處理。 在數(shù)字下變頻器的設(shè)計和實現(xiàn)方面，本文先介紹了數(shù)字下變頻器的原理和基本結(jié)構(gòu)，然后根據(jù)系統(tǒng)要求對其進(jìn)行了設(shè)計，并在實現(xiàn)上作了一些簡化，節(jié)約了硬件資源。 在對時間同步的設(shè)計和實現(xiàn)方面，本文采用了利用PN序列進(jìn)行時間同步的算法。在實現(xiàn)上根據(jù)系統(tǒng)實際情況將數(shù)據(jù)分為四路分別與本地PN碼做滑動相關(guān)運算，更有效的利用了同步數(shù)據(jù)，達(dá)到了更好的同步性能。 在OFDM的頻率同步的設(shè)計和實現(xiàn)方面，本文采用重復(fù)的PN碼兩兩相關(guān)來估計頻偏值，并聯(lián)合一個二階負(fù)反饋環(huán)路進(jìn)行補償。該算法利用環(huán)路自身噪聲帶寬抑制噪聲，提高頻率估計精度，并同時利用負(fù)反饋擴(kuò)大頻偏估計范圍。本文在對算法的詳細(xì)研究分析的基礎(chǔ)上對其進(jìn)行了FPGA設(shè)計與實現(xiàn)。

標(biāo)簽： OFDMMIMO FPGA 接收機

上傳時間： 2013-04-24

上傳用戶：heminhao

基于FPGA的Java虛擬機實現(xiàn)

使用Java語言有非常多的好處，如安全的對象引用、語言級支持多線程和跨平臺等特性。但是嵌入式系統(tǒng)中Java語言的應(yīng)用卻很少見，這是由于Java如下兩方面的不足： (1)Java虛擬機實現(xiàn)需要大量的硬件資源；(2)Java語言的運行時間不可預(yù)測。 為此，本論文將實現(xiàn)一個能夠應(yīng)用在低端FPGA器件的實時Java虛擬機。論文的主要創(chuàng)新點如下： 1．使用基于堆棧的RISC模型處理器實現(xiàn)CISC模型的JVM； 2．處理器微指令無任何相關(guān)性； 3．所設(shè)計的JVM能使Java程序擁有足夠的底層訪問能力。 論文的主要內(nèi)容和工作如下： 1．制定基于堆棧的RISC結(jié)構(gòu)處理器各級結(jié)構(gòu)。 2．設(shè)計簡潔高效的處理器微指令，并且微指令能夠滿足字節(jié)碼的需要。 3．制定Java字節(jié)碼到處理器代碼的轉(zhuǎn)換關(guān)系和快速轉(zhuǎn)換結(jié)構(gòu)。 4．設(shè)計中使用高速緩存，提高運行速度。 5．優(yōu)化堆棧的硬件結(jié)構(gòu)，使得出棧入棧操作更加簡潔快速。 6．設(shè)計一系列的本地方法，使得Java程序能夠直接訪問底層資源。 7．將Java類庫使用本地方法實現(xiàn)。 8．自定義程序在內(nèi)存中的結(jié)構(gòu)，并使用裝載工具實現(xiàn)。 9．制定處理外圍數(shù)據(jù)處理機制，如IO和內(nèi)存接口10．制定中斷處理方式，并且實現(xiàn)軟中斷的機制。

標(biāo)簽： FPGA Java 虛擬機

上傳時間： 2013-06-11

上傳用戶：417313137

Libero集成開發(fā)環(huán)境使用教程

開發(fā)ACTEL公司FPGA必備教程，從入門級講起。

標(biāo)簽： Libero 集成開發(fā)環(huán)境 使用教程

上傳時間： 2013-04-24

上傳用戶：ainimao

FPGA工程設(shè)計高級研修班

FPGA設(shè)計提高教程，適合有一定FPGA基礎(chǔ)的人員

標(biāo)簽： FPGA 工程設(shè)計 研修班

上傳時間： 2013-04-24

上傳用戶：1142895891

FPGA權(quán)威指南

一本相當(dāng)經(jīng)典的fpga教程，重在細(xì)節(jié)指導(dǎo)和開發(fā)框架設(shè)計。

標(biāo)簽： FPGA

上傳時間： 2013-06-30

上傳用戶：ippler8

IP核實現(xiàn)與單片機和ARM的串口通信(FPGA的51)

利用FPGA的51 ，IP核實現(xiàn)與單片機和ARM的串口通信

標(biāo)簽： FPGA ARM 51 IP核

上傳時間： 2013-08-05

上傳用戶：lalaruby

基于FPGA數(shù)字頻率計的實現(xiàn)

基于FPGA數(shù)字頻率計的實現(xiàn)，文中有所有的源代碼，僅供參考。

標(biāo)簽： FPGA 數(shù)字頻率計

上傳時間： 2013-08-05

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學(xué)習(xí)FPGA的不錯的文章

學(xué)習(xí)FPGA的不錯的文章,有利于自己設(shè)計和編寫程序

標(biāo)簽： FPGA

上傳時間： 2013-08-05

上傳用戶：xjz632