通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專用集成電路實(shí)現(xiàn)。但是這類芯片一般包含許多輔助模塊，而時(shí)常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時(shí)，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時(shí)候尤其是在監(jiān)控場所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對信息技術(shù)的發(fā)展和開發(fā)過程中的實(shí)際需要，設(shè)計(jì)了一個(gè)藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對系統(tǒng)劃分模塊以及各個(gè)模塊的信號連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個(gè)模塊的功能，并用VHDL語言編寫代碼來實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對各模塊進(jìn)行功能仿真和時(shí)序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開發(fā)板上對系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙
上傳時(shí)間： 2013-07-13
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本文介紹了一種基于現(xiàn)場可編程門陣列FPGA器件的電子密碼鎖的設(shè)計(jì)方法。重點(diǎn)闡述了紅外遙控電子密碼鎖的整體架構(gòu)設(shè)計(jì)；介紹了一種由PT2248作為發(fā)送器，MIM-R1AA 38KHZ紅外一體化接收解調(diào)器作為接收器的紅外遙控系統(tǒng)的構(gòu)建方法；詳細(xì)說明了如何運(yùn)用EDA技術(shù)自頂向下的設(shè)計(jì)方法，來實(shí)現(xiàn)基于XILINX公司出品的Spartan-3E系列FPGA芯片的紅外遙控解碼、密碼鎖的解鎖、密碼修改、報(bào)警提示及液晶顯示等功能。在分析紅外遙控電子密碼鎖各功能模塊時(shí)，本論文詳細(xì)闡述了各模塊的功能及外部接口信號，給出了各模塊的仿真波形以及整個(gè)系統(tǒng)的測試流程和測試結(jié)果。本論文在介紹Spartan-3E系列FPGA芯片的特點(diǎn)和性能的同時(shí)，利用Spartan-3E系列的XC3S500芯片中的KCPSM3和自行設(shè)計(jì)完成的狀態(tài)機(jī)控制器分別實(shí)現(xiàn)液晶顯示控制器，通過比較分析得知KCPSM3實(shí)現(xiàn)的控制器，在對FPGA的資源利用方面更加合理，實(shí)現(xiàn)更加便捷。 本論文利用紅外遙控技術(shù)解鎖，大大提高了電子密碼鎖的安全性能；采用FPGA開發(fā)設(shè)計(jì)，所有算法完全由硬件電路來實(shí)現(xiàn)，使得系統(tǒng)的工作可靠性大為提高，同時(shí)由于FPGA具有在系統(tǒng)可編程功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改FPGA中的控制和接口電路，利用EDA工具將更新后的設(shè)計(jì)下載到FPGA中即可，無需更改外部電路的設(shè)計(jì)，大大提高了設(shè)計(jì)的效率。因此，采用FPGA開發(fā)的數(shù)字系統(tǒng)，不僅具有很高的工作可靠性，其升級與改進(jìn)也極其方便。
上傳時(shí)間： 2013-06-25
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人臉識別技術(shù)繼指紋識別、虹膜識別以及聲音識別等生物識別技術(shù)之后，以其獨(dú)特的方便、經(jīng)濟(jì)及準(zhǔn)確性而越來越受到世人的矚目。作為人臉識別系統(tǒng)的重要環(huán)節(jié)—人臉檢測，隨著研究的深入和應(yīng)用的擴(kuò)大，在視頻會(huì)議、圖像檢索、出入口控制以及智能人機(jī)交互等領(lǐng)域有著重要的應(yīng)用前景，發(fā)展速度異常迅猛。 FPGA的制造技術(shù)不斷發(fā)展，它的功能、應(yīng)用和可靠性逐漸增加，在各個(gè)行業(yè)也顯現(xiàn)出自身的優(yōu)勢。FPGA允許用戶根據(jù)自己的需要來建立自己的模塊，為用戶的升級和改進(jìn)留下廣闊的空間。并且速度更高，密度也更大，其設(shè)計(jì)方法的靈活性降低了整個(gè)系統(tǒng)的開發(fā)成本，F(xiàn)PGA 設(shè)計(jì)成為電子自動(dòng)化設(shè)計(jì)行業(yè)不可缺少的方法。 本文從人臉檢測算法入手，總結(jié)基于FPGA上的嵌入式系統(tǒng)設(shè)計(jì)方法，使用IBM的Coreconnect掛接自定義模塊技術(shù)。經(jīng)過訓(xùn)練分類器、定點(diǎn)化、以及硬件加速等方法后，能夠使人臉檢測系統(tǒng)在基于Xilinx的Virtex II Pro開發(fā)板上平臺(tái)上，達(dá)到實(shí)時(shí)的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準(zhǔn)確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計(jì)算，這便于進(jìn)一步的硬件設(shè)計(jì)。同時(shí)對檢測算法進(jìn)行耗時(shí)分析確定運(yùn)行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統(tǒng)成本、開發(fā)時(shí)間等諸多因素。Xilinx公司提供的Virtex II Pro開發(fā)板，在上面有可以供利用的Power PC處理器、可擴(kuò)展的存儲(chǔ)器、I/O接口、總線及數(shù)據(jù)通道等，通過分析可以對算法進(jìn)行細(xì)致的劃分，實(shí)現(xiàn)需要加速的模塊。 3. 定點(diǎn)化：在Adaboost算法中，需要進(jìn)行大量的浮點(diǎn)計(jì)算。這里采用的方法是直接對數(shù)據(jù)位進(jìn)行操作它提取指數(shù)和尾數(shù)，然后對尾數(shù)執(zhí)行移位操作。 4. 改進(jìn)檢測用的級聯(lián)分類器的訓(xùn)練，提出可以迅速提高分類能力、特征數(shù)量大大減小的一種訓(xùn)練方法。 5. 最后對系統(tǒng)的整體進(jìn)行了驗(yàn)證。實(shí)驗(yàn)表明，在視頻輸入輸出接入的同時(shí)，人臉檢測能夠達(dá)到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。
標(biāo)簽： FPGA 人臉檢測 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-01
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基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會(huì)引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。
上傳時(shí)間： 2013-06-13
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互聯(lián)網(wǎng)、移動(dòng)通信、星基導(dǎo)航是21世紀(jì)信息社會(huì)的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術(shù)水平和發(fā)展歷程代表著全世界衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展?fàn)顩r。目前，我國已經(jīng)成為GPS的使用大國，衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈也已基本形成。然而，我們對GPS核心技術(shù)的研究還不夠深入，我國GPS產(chǎn)品的核心部分多數(shù)還是靠進(jìn)口。 GPS接收機(jī)工作時(shí)，為了將本地信號和接收到的信號同步，要完成復(fù)雜的信號處理過程。其中，如何捕獲衛(wèi)星信號并保持對信號的跟蹤是最重要的核心技術(shù)。很多研究者提出了多種解決方法，但這些方法多數(shù)都只停留在理論階段，無法應(yīng)用于GPS接收機(jī)系統(tǒng)進(jìn)行實(shí)時(shí)處理。 本課題在分析了多種現(xiàn)有算法的基礎(chǔ)上，研究設(shè)計(jì)了基于FPGA的GPS信號捕獲與跟蹤系統(tǒng)。在研究過程中，首先利用Nemerix公司的GPS芯片組設(shè)計(jì)制作了GPS接收機(jī)模塊，它能正常穩(wěn)定地工作，并可用作GPS基帶信號處理的研究平臺(tái)；該平臺(tái)可實(shí)時(shí)地輸出GPS數(shù)字中頻信號；本課題在中頻信號的基礎(chǔ)上深入研究了GPS信號的捕獲與跟蹤技術(shù)。先詳細(xì)分析比較了幾種GPS信號捕獲方法，給出了步進(jìn)相關(guān)的捕獲方案；接著分析了跟蹤環(huán)路的特點(diǎn)，給出了鎖頻環(huán)和鎖相環(huán)交替工作跟蹤載波以及載波輔助偽碼的跟蹤方案，并最終實(shí)現(xiàn)了這些方案。 本課題設(shè)計(jì)的GPS信號捕獲與跟蹤處理系統(tǒng)是通過硬件和軟件協(xié)同工作的方式實(shí)現(xiàn)的。硬件電路主要實(shí)現(xiàn)數(shù)據(jù)速率高、邏輯簡單的相關(guān)器功能；而基于MicroBlaze軟處理器的軟件主要實(shí)現(xiàn)數(shù)據(jù)速率低、邏輯復(fù)雜的功能。本文給出了硬件電路的詳細(xì)設(shè)計(jì)、仿真結(jié)果以及軟件設(shè)計(jì)的詳細(xì)流程。 本課題最終在FPGA上實(shí)現(xiàn)了GPS信號的捕獲與跟蹤功能，而且系統(tǒng)的性能良好。由此可以得出結(jié)論：本設(shè)計(jì)能夠滿足系統(tǒng)功能和性能的要求，可以直接用于實(shí)時(shí)GPS接收機(jī)系統(tǒng)的設(shè)計(jì)中，為自主設(shè)計(jì)GPS接收機(jī)奠定了基礎(chǔ)。 本課題的研究得到了大連市信息產(chǎn)業(yè)局集成電路設(shè)計(jì)專項(xiàng)的資助，項(xiàng)目名稱是“定位與通信集成功能的SOC設(shè)計(jì)”，研究成果將在2008年上半年投入試用。
上傳時(shí)間： 2013-04-24
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近年來，基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)己成為新一代運(yùn)動(dòng)控制系統(tǒng)的主流。基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)不僅具有信息處理能力強(qiáng)，而且具有開放性、實(shí)時(shí)性、可靠性的特點(diǎn)，因此在機(jī)器人運(yùn)動(dòng)控制領(lǐng)域具有重要的應(yīng)用價(jià)值。 論文從步行康復(fù)訓(xùn)練器的設(shè)計(jì)與制作出發(fā)，主要進(jìn)行機(jī)器人的運(yùn)動(dòng)控制系統(tǒng)設(shè)計(jì)和研究。文章首先提出了多種運(yùn)動(dòng)控制系統(tǒng)的實(shí)現(xiàn)方案。根據(jù)它們的優(yōu)缺點(diǎn)，選定以DSP和FPGA為核心進(jìn)行運(yùn)動(dòng)控制系統(tǒng)平臺(tái)的設(shè)計(jì)。 論文詳細(xì)研究了以DSP和FPGA為核心實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)的軟、硬件設(shè)計(jì)，利用DSP實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)總體結(jié)構(gòu)與相關(guān)功能模塊，利用FPGA實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)地址譯碼電路、脈沖分配電路以及光電編碼器信號處理電路，并對以上電路系統(tǒng)進(jìn)行了功能仿真和時(shí)序仿真。 結(jié)果表明，基于DSP和FPGA為核心的運(yùn)動(dòng)控制系統(tǒng)不僅實(shí)現(xiàn)了設(shè)計(jì)功能要求，同時(shí)提高了機(jī)器人運(yùn)動(dòng)控制系統(tǒng)的開放性、實(shí)時(shí)性和可靠性，并大大減小了系統(tǒng)的體積與功耗。
上傳時(shí)間： 2013-05-29
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智能化住宅小區(qū)，是指在一定范圍內(nèi)通過有效的傳輸網(wǎng)絡(luò)，將多元住處服務(wù)、物業(yè)管理、安防以及住宅智能化等系統(tǒng)結(jié)合在一起，為該小區(qū)的服務(wù)與管理提供高技術(shù)的智能化手段。從而實(shí)現(xiàn)快捷高效的超值服務(wù)管理和安全舒適的家居環(huán)境，使業(yè)主生活得更安全、更方便。 隨著國民經(jīng)濟(jì)和科學(xué)技術(shù)水平的提高，特別是計(jì)算機(jī)技術(shù)、通信技術(shù)、網(wǎng)絡(luò)技術(shù)和控制技術(shù)的迅速發(fā)展，促進(jìn)了智能小區(qū)在我國的推廣和應(yīng)用。目前這些小區(qū)的智能化建設(shè)大多數(shù)是采用Lonworks、FF等現(xiàn)場總線技術(shù)。但是現(xiàn)場總線協(xié)議標(biāo)準(zhǔn)化程度還不成熟，且成本較高。隨著寬帶Internet進(jìn)入家庭，利用Internet來構(gòu)建智能小區(qū)已成為大勢所趨。 本文介紹了一種基于以太網(wǎng)和FPGA的嵌入式智能小區(qū)管理系統(tǒng)的組建方法。首先，以Altera的FPGA為核心，通過在外圍添加適當(dāng)?shù)拇鎯?chǔ)設(shè)備和通信接口設(shè)備，構(gòu)成一個(gè)嵌入式系統(tǒng)的硬件平臺(tái)。其次，在此平臺(tái)的基礎(chǔ)上，通過在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲(chǔ)器中下載uClinux操作系統(tǒng)，從而構(gòu)建出一套資源豐富的嵌入式操作系統(tǒng)。該系統(tǒng)帶有一個(gè)網(wǎng)絡(luò)功能齊全的Web服務(wù)器。最后，將此操作系統(tǒng)作為智能小區(qū)的樓宇集中器，再根據(jù)需要配置適當(dāng)?shù)牟杉骱惋@示器，就可以組建成一套功能強(qiáng)大的智能小區(qū)管理系統(tǒng)。它可以完成圖像抄表、定時(shí)圖像采集、實(shí)時(shí)溫度監(jiān)控、樓宇廣播、智能語音報(bào)警等功能。 這種利用當(dāng)前流行的嵌入式系統(tǒng)來組建的智能小區(qū)管理系統(tǒng)，不但實(shí)現(xiàn)簡單、功能強(qiáng)大；而且節(jié)約布線、成本低廉。因此具有很高的性價(jià)比，相信在未來有較大的市場潛力。 本文主要包括如下幾個(gè)部分：系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì)，包括系統(tǒng)的原理圖構(gòu)建和PCB板的繪制：系統(tǒng)核心處理器設(shè)計(jì)，包括Nios Ⅱ軟核CPU的設(shè)計(jì)方法、外圍存儲(chǔ)和通信器件的添加及設(shè)計(jì)方法；嵌入式操作系統(tǒng)uClinux的相關(guān)知識及移植方法：系統(tǒng)的軟件結(jié)構(gòu)設(shè)計(jì)，包括圖像采集、溫度采集、LCD顯示等CGI程序設(shè)計(jì)，以及單片機(jī)語音報(bào)警程序設(shè)計(jì)等；最后給出了調(diào)試情況以及一些試驗(yàn)結(jié)果。
標(biāo)簽： FPGA 以太網(wǎng) 智能小區(qū)
上傳時(shí)間： 2013-04-24
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數(shù)字濾波器是現(xiàn)代數(shù)字信號處理系統(tǒng)的重要組成部分之一。ⅡR數(shù)字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應(yīng)用。 本文研究了ⅡR數(shù)字濾波器的常用設(shè)計(jì)方法，在分析各種ⅡR實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，利用MATLAB針對并聯(lián)型結(jié)構(gòu)的ⅡR數(shù)字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設(shè)計(jì)的ⅡR數(shù)字濾波器的實(shí)現(xiàn)結(jié)構(gòu)以及中間數(shù)據(jù)精度。然后基于FPGA的結(jié)構(gòu)特點(diǎn)，研究了ⅡR數(shù)字濾波器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，提出應(yīng)用流水線技術(shù)和并行處理技術(shù)相結(jié)合的方式來提高ⅡR數(shù)字濾波器處理速度的方法，同時(shí)又從ⅡR數(shù)字濾波器的結(jié)構(gòu)特性出發(fā)，提出利用ⅡR數(shù)字濾波器的分解技術(shù)來改善ⅡR濾波器的設(shè)計(jì)。在ⅡR實(shí)現(xiàn)方面，本文采用Verilog HDL語言編寫了相應(yīng)的硬件實(shí)現(xiàn)程序，將內(nèi)置SignalTap Ⅱ邏輯分析器的ⅡR設(shè)計(jì)下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進(jìn)行了定性測試，同時(shí)利用HP頻譜儀進(jìn)行定性與定量的觀測，仿真與實(shí)驗(yàn)測試結(jié)果表明設(shè)計(jì)方法正確有效。
上傳時(shí)間： 2013-04-24
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在數(shù)字通信中，采用差錯(cuò)控制技術(shù)(糾錯(cuò)碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯(cuò)碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計(jì)特性，能充分發(fā)揮卷積碼的特點(diǎn)，使譯碼錯(cuò)誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計(jì)是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯(cuò)誤概率可達(dá)到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實(shí)用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時(shí)，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動(dòng)通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計(jì)原理及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究。同時(shí)，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯(cuò)碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)規(guī)則。再有，對基于FPGA的維特比譯碼器各個(gè)模塊和相應(yīng)算法實(shí)現(xiàn)、優(yōu)化進(jìn)行了研究。最后，在Quartus Ⅱ平臺(tái)上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進(jìn)行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了設(shè)計(jì)要求，從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性，所設(shè)計(jì)基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時(shí)間： 2013-04-24
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項(xiàng)新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價(jià)是計(jì)算復(fù)雜度的增加，據(jù)估計(jì)其編碼的計(jì)算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實(shí)時(shí)視頻處理領(lǐng)域。針對這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計(jì)算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動(dòng)估計(jì)方面，國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價(jià)值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點(diǎn)，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計(jì)算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時(shí)，結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明：改進(jìn)算法相對與原來算法能夠節(jié)省很多的編碼時(shí)間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時(shí)在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點(diǎn)數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計(jì)流程，并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計(jì)具備了成本低，周期短，設(shè)計(jì)方法靈活等優(yōu)點(diǎn)，具有廣闊的市場應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺(tái)上實(shí)現(xiàn)實(shí)時(shí)編碼。
上傳時(shí)間： 2013-07-18
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