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FPGA EDK

  • Xilinx FPGA模擬方案產品指南

        從消費類電子到工業、電信基礎架構設備,FPGA與連接外面世界的模擬及混合信號IC如影隨形,當系統中需要多個關鍵元件實現數據采集和處理功能時,您可以考慮是否選擇FPGA更實惠?如何確定哪些器件最適合您的應用,而且它們之間的協同工作能力更強呢? Xilinx FPGA模擬方案產品指南將為您解答疑惑……  

    標簽: Xilinx FPGA 模擬方案 產品指南

    上傳時間: 2013-11-04

    上傳用戶:gy592333

  • 基于Xilinx+FPGA的OFDM通信系統基帶設計-程序

    《基于Xilinx FPGA的OFDM通信系統基帶設計》附帶的代碼

    標簽: Xilinx FPGA OFDM 通信系統

    上傳時間: 2014-01-10

    上傳用戶:15501536189

  • FPGA實驗指導書(5萬門).doc+2007-08-14

    FPGA實驗指導書(5萬門).doc+2007-08-14

    標簽: FPGA 2007 08

    上傳時間: 2013-10-13

    上傳用戶:zycidjl

  • MATLAB及其在FPGA中的應用(第2版)

    MATLAB及其在FPGA中的應用(第2版)

    標簽: MATLAB FPGA 中的應用

    上傳時間: 2013-11-01

    上傳用戶:wettetw

  • 基于FPGA部分動態可重構的信號解調系統的實現

        針對調制樣式在不同環境下的變化,采用了FPGA部分動態可重構的新方法,通過對不同調制樣式信號的解調模塊的動態加載,來實現了不同環境下針對不同調制樣式的解調。這種方式比傳統的設計方式具有更高的靈活性、可擴展性,并減低了成本和功耗。該設計方案同時也介紹了FPGA部分動態可重構的概念和特點,可以對其它通信信號處理系統設計提供一定的參考。

    標簽: FPGA 部分動態可重構 信號解調系統

    上傳時間: 2013-11-11

    上傳用戶:GeekyGeek

  • 基于FPGA的DDC設計及仿真

        在軟件無線電數字接收機中,從AD前端采集過來的數字信號頻率高達72 MHz,如此高的頻率使得后端DSP不能直接完成相關的數字信號處理任務。因此合理的設計基于FPGA的DDC,以降低數字信號頻率,方便后端DSP實時完成相關的數字信號處理任務就顯得尤為重要。在很多數字信號處理系統中,數字信號頻率是非常高的,而后端數字信號處理器件幾乎不能滿足系統的實時性要求,此時通過合理的設計DDC就可以解決上述問題。

    標簽: FPGA DDC 仿真

    上傳時間: 2014-12-28

    上傳用戶:432234

  • 賽靈思Artix-7 FPGA 數據手冊:直流及開關特性

      本文是關于賽靈思Artix-7 FPGA 數據手冊:直流及開關特性的詳細介紹。   文章中也討論了以下問題:   1.全新 Artix-7 FPGA 系列有哪些主要功能和特性?   Artix-7 系列提供了業界最低功耗、最低成本的 FPGA,采用了小型封裝,配合Virtex 架構增強技術,能滿足小型化產品的批量市場需求,這也正是此前 Spartan 系列 FPGA 所針對的市場領域。與 Spartan-6 FPGA 相比,Artix-7 器件的邏輯密度從 20K 到 355K 不等,不但使速度提升 30%,功耗減半,尺寸減小 50%,而且價格也降了 35%。   2.Artix-7 FPGA 系列支持哪些類型的應用和終端市場?   Artix-7 FPGA 系列面向各種低成本、小型化以及低功耗的應用,包括如便攜式超聲波醫療設備、軍用通信系統、高端專業/消費類相機的 DSLR 鏡頭模塊,以及航空視頻分配系統等。

    標簽: Artix FPGA 賽靈思 數據手冊

    上傳時間: 2013-10-11

    上傳用戶:zouxinwang

  • 用veriloghdl進行fpga設計的一些基本方法

    veriloghdl進行fpga設計的一些基本方法,對初學者很有幫助

    標簽: veriloghdl fpga

    上傳時間: 2013-11-17

    上傳用戶:muhongqing

  • 賽靈思FPGA芯片架構分析

    賽靈思FPGA芯片論文,值得一看。

    標簽: FPGA 賽靈思 芯片架構

    上傳時間: 2014-12-28

    上傳用戶:1583264429

  • 基于FPGA實現固定倍率的圖像縮放

    基于FPGA硬件實現固定倍率的圖像縮放,將2維卷積運算分解成2次1維卷積運算,對輸入原始圖像像素先進行行方向的卷積,再進行列方向的卷積,從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程,在單元體內部,事先計算出卷積系數。

    標簽: FPGA 倍率 圖像

    上傳時間: 2013-12-03

    上傳用戶:fudong911

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