首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。
上傳時(shí)間： 2013-10-09
上傳用戶：ssj927211
基于FPGA的交通燈設(shè)計(jì) 里面有全部代碼和詳細(xì)步驟簡(jiǎn)潔易懂
上傳時(shí)間： 2013-11-19
上傳用戶：hewenzhi
FPGA初學(xué)者的入門教程
標(biāo)簽： FPGA
上傳時(shí)間： 2013-11-14
上傳用戶：lanjisu111
頻率特征測(cè)試儀是用來測(cè)量電路傳輸特性和阻抗特性的儀器，簡(jiǎn)稱掃頻儀。掃頻信號(hào)源是掃頻儀的主要功能部件，作用是產(chǎn)生測(cè)量用的正弦掃頻信號(hào)，其 掃頻范圍可調(diào)，輸出信號(hào)幅度等幅。本設(shè)計(jì)采用DDS（數(shù)字頻率合成技術(shù)）產(chǎn)生掃頻信號(hào)，以Xilinx FPGA為控制核心，通過A/D和D/A等接口電路，實(shí)現(xiàn)掃頻信號(hào)頻率的步進(jìn)調(diào)整、幅度與相位的測(cè)量，創(chuàng)新的使用了計(jì)算機(jī)軟件作為儀器面板來顯示被測(cè)網(wǎng)絡(luò) 幅頻特性與相頻特性，并且測(cè)試結(jié)果可保存到各種存儲(chǔ)介質(zhì)中。
標(biāo)簽： FPGA PCB 數(shù)字存儲(chǔ) 掃頻儀
上傳時(shí)間： 2013-10-19
上傳用戶：xiaoxiang
FPGA設(shè)計(jì)初學(xué)者，首先得掌握軟件工具Quartus的使用學(xué)習(xí)
標(biāo)簽： QUARTUS_II FPGA 流程 傻瓜式
上傳時(shí)間： 2014-11-13
上傳用戶：dddddd
寫給小白們的FPGA入門設(shè)計(jì)實(shí)驗(yàn)，包括各種入門資料
標(biāo)簽： FPGA
上傳時(shí)間： 2013-10-14
上傳用戶：jichenxi0730
高級(jí)FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化 作者：（美）克里茲著，孟憲元譯；出版社：機(jī)械工程出版社 學(xué)FPGA不一定需要開發(fā)板，自己學(xué)會(huì)modelsim仿真、寫testbench，用PC機(jī)仿真就能有不少長(zhǎng)進(jìn)。這些都看完，剩下的就靠做項(xiàng)目自己領(lǐng)悟，再加上高手指點(diǎn)。 《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》以FPGA設(shè)計(jì)為主題，覆蓋了實(shí)踐過程中最可能遇到的深層次問題，并提供了經(jīng)驗(yàn)指導(dǎo)。在某些方面，《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的、實(shí)用的方法，成為此書的特色。
標(biāo)簽： FPGA
上傳時(shí)間： 2013-11-01
上傳用戶：zhaiyanzhong
顛覆未來：基于FPGA的可重構(gòu)計(jì)算機(jī)，暢想了可重構(gòu)計(jì)算機(jī)的未來
標(biāo)簽： FPGA 可重構(gòu)計(jì)算機(jī)
上傳時(shí)間： 2013-11-22
上傳用戶：Vici
手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（前3章） 作者：周興華；出版社： 北京航空航天大學(xué)出版社 內(nèi)容簡(jiǎn)介：本書以實(shí)踐（實(shí)驗(yàn)）為主線，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了Verilog HDL語言的語法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開發(fā)編程。理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計(jì)。
標(biāo)簽： CPLD FPGA 手把手 單片機(jī)
上傳時(shí)間： 2013-10-20
上傳用戶：xjz632
FPGA設(shè)計(jì)管腳分配注意點(diǎn)
上傳時(shí)間： 2014-12-28
上傳用戶：franktu
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
