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本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2013-09-01
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文件中包含有用fpga實(shí)現(xiàn)isp接口的源碼，以及和處理器接口，測(cè)試時(shí)處理器是ARM7。
標(biāo)簽： fpga isp 接口 源碼
上傳用戶：Aeray
CPLD FPGA常用protel庫(kù).rar
標(biāo)簽： protel CPLD FPGA
上傳用戶：咔樂塢
好東西，拿出來(lái)分享，清華FPGA講義，自學(xué)的好材料。歡迎下載！
標(biāo)簽： FPGA 清華 講義
上傳用戶：xjy441694216
一些關(guān)于FPGA的重要的PING語(yǔ)句，相當(dāng)好的東西
標(biāo)簽： FPGA PING
上傳用戶：13517191407
數(shù)字信號(hào)處理在FPGA上實(shí)現(xiàn)的經(jīng)典教材，本書詳細(xì)介紹了數(shù)字信號(hào)處理的算法，以及其在FPGA上用硬件描述語(yǔ)言實(shí)現(xiàn)
標(biāo)簽： FPGA 數(shù)字信號(hào)處理 教材
上傳用戶：frank1234
FPGA設(shè)計(jì)中常要考慮降低功耗，其中介紹了一些很實(shí)用的辦法。
標(biāo)簽： FPGA 低功耗
上傳用戶：yqs138168
FPGA-CPLD_DesignTool,事例程序陸續(xù)上傳請(qǐng)需要的朋友下載
標(biāo)簽： FPGA-CPLD_DesignTool 程序
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數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)(第二版）書的源代碼。
標(biāo)簽： FPGA 數(shù)字信號(hào)處理 源代碼
上傳用戶：wangzhen1990
CPLD/FPGA設(shè)計(jì)中的時(shí)鐘應(yīng)用講解 及其實(shí)例
標(biāo)簽： CPLD FPGA 時(shí)鐘
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