* 掌握break和continue/IF-else/switch-case/成員局部變量/方法運用/數據類型轉換用法 * break 終止以后所有執行過程 continue 跳出當前輸出，接著繼續執行下一個
標簽： continue break switch-case IF-else
上傳時間： 2016-08-30
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控制流語句IF-else-end，并且用學生成績舉例，創建Hilbert矩陣，n階魔方矩陣，編寫一個M函數文件
標簽： IF-else-end 控制流
上傳時間： 2014-01-07
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IF-else條件語句的翻譯程序設計（簡單優先法、輸出三地址表示） 要求完成的主要任務: （包括課程設計工作量及其技術要求，以及說明書撰寫等具體要求） （1） [bianyiqi.rar] - 詞法分析，語法分析，以及中間代碼生成布爾表達式轉換為逆波蘭式 [3.rar] - 編譯原理課程設計(LL(1)分析)，功能強大，使用，希望大家多多下載，多指出不足的地方
標簽： IF-else 翻譯 程序設計 地址
上傳時間： 2014-01-04
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Matlab基礎程序聯系：成績統計,練習switch和if else組合；抽樣定理
標簽： Matlab switch else 程序
上傳時間： 2017-07-19
上傳用戶：我干你啊
調用方法簡單,支持if else include之類的標簽, 可以包含擴展函數,整個模版文件沒有外部include和require,減少io操作, 加載三個模版變量,兩個數組變量,比smarttemplate快平均2-3毫秒. 單純加載模版文件,不設置任何變量lightemplate平均0.3毫秒左右,smarttemplate至少要1毫秒.
標簽： include require smartte else
上傳時間： 2017-08-03
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我寫的php模版類,調用方法簡單,支持if else include之類的標簽, 可以包含擴展函數,整個模版文件沒有外部include和require,減少io操作, 加載三個模版變量,兩個數組變量,比smarttemplate快平均2-3毫秒. 單純加載模版文件,不設置任何變量lightemplate平均0.3毫秒左右,smarttemplate至少要1毫秒.
標簽： include require else 模版
上傳時間： 2014-01-15
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C51 中的關鍵字關鍵字 用途 說明auto 存儲種類說明 用以說明局部變量，缺省值為此break 程序語句 退出最內層循環case 程序語句 Switch 語句中的選擇項char 數據類型說明 單字節整型數或字符型數據const 存儲類型說明 在程序執行過程中不可更改的常量值continue 程序語句 轉向下一次循環default 程序語句 Switch 語句中的失敗選擇項do 程序語句 構成do..while 循環結構double 數據類型說明 雙精度浮點數else 程序語句 構成if..else 選擇結構enum 數據類型說明 枚舉extern 存儲種類說明 在其他程序模塊中說明了的全局變量flost 數據類型說明 單精度浮點數for 程序語句 構成for 循環結構goto 程序語句 構成goto 轉移結構if 程序語句 構成if..else 選擇結構int 數據類型說明 基本整型數long 數據類型說明 長整型數register 存儲種類說明 使用CPU 內部寄存的變量return 程序語句 函數返回short 數據類型說明 短整型數signed 數據類型說明 有符號數，二進制數據的最高位為符號位sizeof 運算符 計算表達式或數據類型的字節數static 存儲種類說明 靜態變量struct 數據類型說明 結構類型數據swicth 程序語句 構成switch 選擇結構typedef 數據類型說明 重新進行數據類型定義union 數據類型說明 聯合類型數據unsigned 數據類型說明 無符號數數據void 數據類型說明 無類型數據volatile 數據類型說明 該變量在程序執行中可被隱含地改變while 程序語句 構成while 和do..while 循環結構ANSIC 標準關鍵字關鍵字 用途 說明bit 位標量聲明 聲明一個位標量或位類型的函數sbit 位標量聲明 聲明一個可位尋址變量
標簽： C51
上傳時間： 2013-10-08
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、IF-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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上傳時間： 2014-12-04
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pl0的編譯器，增加了if else語言支持，和數組，和repeat語言支持
標簽： pl0 編譯器
上傳時間： 2015-02-21
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