介紹了SoPC（System on a Programmable Chip）系統的概念和特點，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設計和實現。通過將設計好的UART IP核集成到SoPC系統中加以驗證，證明了所設計的UART IP核可以正常工作。該設計方案為其他基于SoPC系統IP核的開發提供了一定的參考。
標簽： SOPC IP核 異步串行通信
上傳時間： 2013-11-12
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標簽： modelsim 仿真 IP核 仿真庫
上傳時間： 2013-10-20
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7.4 基于IP CORE的BLOCK RAM設計修改稿。
標簽： BLOCK CORE 7.4 RAM
上傳時間： 2013-11-07
上傳用戶：sammi
定制簡單LED的IP核的設計源代碼
標簽： LED 定制 IP核 源代碼
上傳時間： 2013-10-19
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這一節的目的是使用XPS為ARM PS 處理系統 添加額外的IP。從IP Catalog 標簽添加GPIO，并與ZedBoard板子上的8個LED燈相連。當系統建立完后，產生bitstream，并對外設進行測試。本資料為源代碼，原文設計過程詳見：【 玩轉賽靈思Zedboard開發板（4）：如何使用自帶外設IP讓ARM PS訪問FPGA？】 硬件平臺：Digilent ZedBoard 開發環境：Windows XP 32 bit 軟件： XPS 14.2 +SDK 14.2
標簽： ZedBoard FPGA ARM 訪問
上傳時間： 2013-11-06
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對于利用LabVIEW FPGA實現RIO目標平臺上的定制硬件的工程師與開發人員，他們可以很容易地利用所推薦的組件設計構建適合其應用的、可復用且可擴展的代碼模塊。基于已經驗證的設計進行代碼模塊開發，將使現有IP在未來應用中得到更好的復用，也可以使在不同開發人員和內部組織之間進行共享和交換的代碼更好服用
標簽： LabVIEW FPGA IP核 模塊設計
上傳時間： 2013-10-14
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QuartusII中利用免費IP核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
標簽： Quartus RAM IP核 雙端口
上傳時間： 2013-10-18
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基于FPGA的GPIB接口IP核的研究與設計
標簽： FPGA GPIB 接口 IP核
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ISE新建工程及使用IP核步驟詳解
標簽： ISE IP核 工程
上傳時間： 2015-01-01
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以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
標簽： FPGA DDS IP核 設計方案
上傳時間： 2013-12-22
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