時序路徑時序路徑由設計中instance之間的連接決定。在數字設計中，時序路徑由一對時序元作sequential elements）形成，這對時序元件由一個或二個不同的時鐘控制。普通時序路徑在任何設計中最普通的時序路徑有以下4種：1輸入端口到內部時序單元路徑2從時序單元到時序單元之間的內部路徑3從內部時序單元到輸出端口之間的路徑4輸入端口到輸出端口之間的路徑輸入端口到內部時序單元之間路徑在從輸入端口到內部時序單元之間的路徑上傳輸的數據：通過管腳時鐘送出器件經過一個稱為輸入延時的延時到達器件端口（SDC定義）在到達由目標時鐘destination clock）鎖定的時序單元之前須通過器件內部邏從時序單元到時序單元的內部路徑在從時序單元到時序單元的內部路徑上傳輸的數據：由時序單元發送到器件內部，而此時序單元由源時鐘（source clock）驅動，在到達由日標時鐘驅動的時寧單元之前，須經過一些內部邏輯內部時序單元到外部端口路徑在從內部時序單元到外部端口路徑上的數據：，由時序單元發送到器件內部，而此時序單元由源時鐘（source clock）驅動，在到達外部端口之前，須經過一些內部邏輯，在經過一段稱為輸出廷時的額外延時之后被端口時鐘捕獲（SDC definition）
標簽：
vivado
上傳時間：
2022-06-16
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