時序路徑時序路徑由設(shè)計(jì)中instance之間的連接決定。在數(shù)字設(shè)計(jì)中，時序路徑由一對時序元作sequential elements）形成，這對時序元件由一個或二個不同的時鐘控制。普通時序路徑在任何設(shè)計(jì)中最普通的時序路徑有以下4種：1輸入端口到內(nèi)部時序單元路徑2從時序單元到時序單元之間的內(nèi)部路徑3從內(nèi)部時序單元到輸出端口之間的路徑4輸入端口到輸出端口之間的路徑輸入端口到內(nèi)部時序單元之間路徑在從輸入端口到內(nèi)部時序單元之間的路徑上傳輸?shù)臄?shù)據(jù)：通過管腳時鐘送出器件經(jīng)過一個稱為輸入延時的延時到達(dá)器件端口（SDC定義）在到達(dá)由目標(biāo)時鐘destination clock）鎖定的時序單元之前須通過器件內(nèi)部邏從時序單元到時序單元的內(nèi)部路徑在從時序單元到時序單元的內(nèi)部路徑上傳輸?shù)臄?shù)據(jù)：由時序單元發(fā)送到器件內(nèi)部，而此時序單元由源時鐘（source clock）驅(qū)動，在到達(dá)由日標(biāo)時鐘驅(qū)動的時寧單元之前，須經(jīng)過一些內(nèi)部邏輯內(nèi)部時序單元到外部端口路徑在從內(nèi)部時序單元到外部端口路徑上的數(shù)據(jù)：，由時序單元發(fā)送到器件內(nèi)部，而此時序單元由源時鐘（source clock）驅(qū)動，在到達(dá)外部端口之前，須經(jīng)過一些內(nèi)部邏輯，在經(jīng)過一段稱為輸出廷時的額外延時之后被端口時鐘捕獲（SDC definition）
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vivado
上傳時間：
2022-06-16
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