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Jackson

  • 仿真人工金融市場(chǎng)Jackson代碼

    仿真人工金融市場(chǎng)Jackson代碼,不過(guò)要重新編譯一下

    標(biāo)簽: Jackson 仿真 人工 代碼

    上傳時(shí)間: 2013-12-12

    上傳用戶:zhenyushaw

  • 層結(jié)構(gòu)的電力線分布圖

    層結(jié)構(gòu)的電力線分布圖,可以畫出場(chǎng)分布,是大名鼎鼎的Jackson電動(dòng)力學(xué)的作業(yè)哦。

    標(biāo)簽: 電力線 分布

    上傳時(shí)間: 2014-07-21

    上傳用戶:wfeel

  • FPGA開發(fā)全攻略(下冊(cè))

    FPGA開發(fā)全攻略(下冊(cè)) 如何克服 FPGA I/O 引腳分配挑戰(zhàn) 作者:Brian Jackson  產(chǎn)品營(yíng)銷經(jīng)理Xilinx, Inc.  brian.Jackson@xilinx.com 對(duì)于需要在 PCB 板上使用大規(guī)模 FPGA 器件的設(shè)計(jì)人員來(lái)說(shuō),I/O 引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。  由于眾多原因,許多設(shè)計(jì)人員發(fā)表為大型 FPGA 器件和高級(jí) BGA 封裝確定 I/O 引腳配置或布局方案越來(lái)越困難。  但是組合運(yùn)用多種智能 I/O 規(guī)劃工具,能夠使引腳分配過(guò)程變得更輕松。  在 PCB 上定義 FPGA 器件的 I/O 引腳布局是一項(xiàng)艱巨的設(shè)計(jì)挑戰(zhàn),即可能幫助設(shè)計(jì)快速完成,也有可能造 成設(shè)計(jì)失敗。 在此過(guò)程中必須平衡 FPGA 和 PCB 兩方面的要求,同時(shí)還要并行完成兩者的設(shè)計(jì)。 如果僅僅針 對(duì) PCB 或 FPGA 進(jìn)行引腳布局優(yōu)化,那么可能在另一方面引起設(shè)計(jì)問題。  為了解引腳分配所引起的后果,需要以可視化形式顯示出 PCB 布局和 FPGA 物理器件引腳,以及內(nèi)部 FPGA I/O 點(diǎn)和相關(guān)資源。 不幸的是,到今天為止還沒有單個(gè)工具或方法能夠同時(shí)滿足所有這些協(xié)同設(shè)計(jì)需求。  然而,可以結(jié)合不同的技術(shù)和策略來(lái)優(yōu)化引腳規(guī)劃流程并積極采用 Xilinx? PinAhead 技術(shù)等新協(xié)同設(shè)計(jì)工 具來(lái)發(fā)展出一套有效的引腳分配和布局方法。 賽靈思公司在 ISE? 軟件設(shè)計(jì)套件 10.1 版中包含了 PinAhead。  賽靈思公司開發(fā)了一種規(guī)則驅(qū)動(dòng)的方法。首先根據(jù) PCB 和 FPGA 設(shè)計(jì)要求定義一套初始引腳布局,這樣利 用與最終版本非常接近的引腳布局設(shè)計(jì)小組就可以盡可能早地開始各自的設(shè)計(jì)流程。 如果在設(shè)計(jì)流程的后期由 于 PCB 布線或內(nèi)部 FPGA 性能問題而需要進(jìn)行調(diào)整,在采用這一方法晨這些問題通常也已經(jīng)局部化了,只需要 在 PCB 或 FPGA 設(shè)計(jì)中進(jìn)行很小的設(shè)計(jì)修改。

    標(biāo)簽: FPGA開發(fā)全攻略

    上傳時(shí)間: 2022-03-28

    上傳用戶:默默

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