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  • 手把手教你學CPLD/FPGA與單片機聯合設計(前3章)

      手把手教你學CPLD/FPGA與單片機聯合設計(前3章)   作者:周興華;出版社: 北京航空航天大學出版社   內容簡介:本書以實踐(實驗)為主線,以生動短小的實例為靈魂,穿插介紹了Verilog HDL語言的語法及Altera公司的EPM7128S(或Atmel公司的ATFl508A5)設計開發編程。理論與實踐緊密結合,由淺入深、循序漸進地引導讀者進行學習、實驗,這樣讀者學得進、記得牢,不會產生畏難情緒,無形之中就掌握了 CPLD/FPGA的聯合設計。

    標簽: CPLD FPGA 手把手 單片機

    上傳時間: 2013-10-20

    上傳用戶:xjz632

  • Altera可重配置PLL使用手冊0414-3

    Altera可重配置PLL使用手冊0414-3。

    標簽: Altera 0414 PLL 可重配置

    上傳時間: 2013-11-08

    上傳用戶:秦莞爾w

  • XAPP452-Spartan-3高級配置架構

    This application note provides a detailed description of the Spartan™-3 configurationarchitecture. It explains the composition of the bitstream file and how this bitstream isinterpreted by the configuration logic to program the part. Additionally, a methodology ispresented that will guide the user through the readback process. This information can be usedfor partial reconfiguration or partial readback.

    標簽: Spartan XAPP 452 架構

    上傳時間: 2013-11-05

    上傳用戶:透明的心情

  • WP200-將Spartan-3 FPGA用作遠程數碼相機的低成本控制器

      The introduction of Spartan-3™ devices has createdmultiple changes in the evolution of embedded controldesigns and pushed processing capabilities to the “almostfreestage.” With these new FPGAs falling under $20, involume, with over 1 million system gates, and under $5for 100K gate-level units, any design with programmablelogic has a readily available 8- or 16-bit processor costingless than 75 cents and 32-bit processor for less than $1.50.

    標簽: Spartan FPGA 200 WP

    上傳時間: 2013-12-10

    上傳用戶:zgu489

  • XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接

    XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接  The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

    標簽: XAPP FPGA Bank 520

    上傳時間: 2013-11-19

    上傳用戶:yyyyyyyyyy

  • Spartan-3 FPGA 的 3.3V 配置應用指南

    摘要:本應用指南提供了一種方法可從3.3V接口對Spartan™-3和Spartan-3L FPGA進行配置。它針對每種配置模式都提供了一組經驗證的連接框圖。這些框圖是完整且可直接使用的解決方案。

    標簽: Spartan FPGA 3.3 應用指南

    上傳時間: 2013-11-17

    上傳用戶:AISINI005

  • 力科PCIE 3.0系列文章之一——PCIE 3.0的發射機物理層測試

    PCIE 3.0相對于它的前一代PCIE 2.0的最主要的一個區別是速率由5GT/s提升到了8GT/s。為了保證數據傳輸密度和直流平衡以及時鐘恢復,PCIE 2.0中使用了8B/10B編碼,即將每8位有效數據編碼為10位數據進行傳輸,這樣鏈路中將會有20%信息量是無效的,即使得鏈路的最大傳輸容量打了20%的折扣。而速率提升的目的是為了更快的傳輸數據,編碼方式也不可或缺,因此在PCIE 3.0中還通過使用128B/130B的編碼方式(無效信息量減低為1.5625%),同時使用加擾的方式(即數據流先和一個多項式異或得到一個更加隨機性的數據,到接收端使用同樣的多項式將其恢復出來)來實現數據傳輸密度和直流平衡以及時鐘恢復的實現。

    標簽: PCIE 3.0 力科 發射機

    上傳時間: 2014-12-29

    上傳用戶:shaojie2080

  • 利用3軸數字加速度計實現功能全面的計步器設計

    本文以對步伐特征的研究為基礎,描述一個采用3軸加速度計ADXL345的全功能計步器參考設計,它能辨別并計數步伐,測量距離、速度甚至所消耗的卡路里。 ADXL345專有的(正在申請專利)片內32級先進先出(FIFO)緩沖器可以存儲數據,并執行計步器應用的相關操作,從而最大程度地減少主處理器干預,為便攜式設備節省寶貴的系統功率。其13位分辨率(4 mg/LSB)甚至允許計步器以合理的精度測量超低速步行(每步加速度變化約55 mg)。

    標簽: 3軸 數字加速度計 計步器

    上傳時間: 2013-12-22

    上傳用戶:wff

  • Xtrinsic傳感技術第3部分:磁傳感器與eCompass應用

    課程將討論MAG3110 3軸磁力傳感器在移動應用領域的使用情況。您將學習磁傳感器的主要規范及向移動設備添加eCompass解決方案通常會遇到的挑戰。與會者將有機會使用 MAG3110+MMA8451傳感器工具箱在現場實踐評估。

    標簽: Xtrinsic eCompass 傳感技術

    上傳時間: 2013-11-03

    上傳用戶:tyler

  • Cadence_Allegro_SPB_16.3安裝說明

    Cadence_Allegro_SPB_16.3安裝說明.pdf

    標簽: Cadence_Allegro_SPB 16.3 安裝說明

    上傳時間: 2013-11-15

    上傳用戶:1037540470

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