數(shù)字語(yǔ)音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語(yǔ)音信號(hào)壓縮編碼是數(shù)字語(yǔ)音信號(hào)處理的一個(gè)方面,它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語(yǔ)音編碼中,美國(guó)聯(lián)邦標(biāo)準(zhǔn)混合激勵(lì)線性預(yù)測(cè)(MELP—Mixed Excited Linear Prediction)算法在2.4kb/s的碼率下取得了較好的語(yǔ)音質(zhì)量,具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺(tái)在數(shù)字信號(hào)處理和通信領(lǐng)域具有著獨(dú)特的優(yōu)勢(shì)。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問題,而且其靈活的可配置特性,使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。 本論文闡述了一種基于FPGA的混合激勵(lì)線性預(yù)測(cè)聲碼器的研究與設(shè)計(jì)。首先介紹了語(yǔ)音編碼研究的發(fā)展?fàn)顩r以及低速率語(yǔ)音編碼研究的意義,接著在對(duì)MELP算法進(jìn)行深入分析的基礎(chǔ)上,提出了利用DSP Builder在Matlab中建模的思路及實(shí)現(xiàn)過程,最后本文把重點(diǎn)放在MELP聲碼器的編解碼器設(shè)計(jì)上,利用DSP Builder、QuartusⅡ分別設(shè)計(jì)了其中的濾波器、分幀加窗處理、線性預(yù)測(cè)分析等關(guān)鍵模塊。 在Simulink環(huán)境下運(yùn)用SignalCompiler對(duì)編解碼系統(tǒng)進(jìn)行功能仿真,為了便于仿真,系統(tǒng)中沒有設(shè)計(jì)的模塊在Simulink中用數(shù)學(xué)模型代替,仿真結(jié)果表明,合成語(yǔ)音信號(hào)與原始信號(hào)很好的擬合,系統(tǒng)編解碼后語(yǔ)音質(zhì)量基本良好。
標(biāo)簽:
低速
語(yǔ)音
聲碼器
上傳時(shí)間:
2013-06-02
上傳用戶:lili1990